基于薄外延的ESD 結構設計

李曉蓉，吳建東，高國平

（中科芯集成電路有限公司，江蘇無錫 214072）

1 引言

靜電放電（ESD）脈沖對芯片放電會產生瞬間大電流及高電壓。瞬間大電流會使器件內部產生極大熱量而無法及時散出，造成金屬熔斷、PN 結熱損毀等，導致器件開路或短路；瞬間高電壓會引起絕緣層擊穿，漏電增加，導致功能失效或電參數超差[1-2]。芯片通過內部集成ESD 保護器件，在ESD 脈沖產生時依靠ESD 保護器件泄放瞬態大電流，從而避免芯片內部常規器件受到大電流或高電壓的損傷[3-4]。

在空間輻射環境中，CMOS 集成電路中固有的寄生可控硅（SCR）結構易受空間粒子轟擊觸發單粒子閂鎖效應（SEL）[5]，該效應在電源與地之間形成不斷增大的電流，致使器件失去功能甚至被燒壞，因此必須對抗輻射芯片進行SEL 加固設計。針對SEL 的加固方法有多種[6-7]，其中采用3 μm 左右薄外延可基于已有非抗輻射電路，在不對版圖進行更改的基礎上即可滿足SEL 性能要求，避免了常規的版圖加固設計，能有效降低版圖設計難度、減小抗輻射芯片面積并提升芯片性能，具備良好的應用場景。

本文對代工廠提供的柵極接地MOS（GGMOS）結構的ESD 性能進行評價及分析，開發了新的ESD 結構并優化了ESD 保護網絡。

2 GGMOS 結構在薄外延下的性能分析

代工廠提供的全芯片GGMOS 防護結構中NMOS 的柵端、源端及體接觸均接地。圖1（a）為GGMOS 等效截面圖，圖1（b）為傳輸線脈沖（TLP）I-V曲線示意圖。電路正常工作時，壓焊塊（PAD）處于常規工作電壓，GGMOS 關斷。當PAD 受到ESD 應力時，對應的GGMOS 漏端電壓升高，造成漏端……