測試過程與管腳結構的相互作用

李興鴻，趙俊萍，王 勇，方測寶，黃 鑫

（北京微電子技術研究所，北京 100076）

測試過程與管腳結構的相互作用

李興鴻，趙俊萍，王 勇，方測寶，黃 鑫

（北京微電子技術研究所，北京 100076）

本文從數字CMOS集成電路的I/O結構、全ESD防護結構、自動測試設備的PMU、恒壓源恒流源的原理出發，綜合分析了功能測試及PMU測試過程中加壓測流和加流測壓與IC輸入、輸出、三態及雙向管腳的相互作用，給出了一些測試過程對IC造成影響的可能性，以及對IC管腳性能影響的規避措施。

CMOS IC；精密測量單元；測試過程；管腳；相互作用

前言

集成電路（IC）由外圍輸入輸出管腳電路及內部核心電路構成。管腳（Pin）電路結構及功能多種多樣。如輸入（IN）、輸出（OUT）、輸入輸出雙向（I/O）、電源和地管腳等。而由于接口標準、制造工藝、電源電壓的差別或要求不同，導致各種管腳模塊的具體功能和參數差別很大。集成電路要進行各種測試，重要的就是用自動測試設備（ATE）測試管腳的漏電、電平、驅動能力等性能參數。

在測試標準中大部分參數都有明確的測試方法，但也存在一些未描述或含混的地方。在測試向量長及測試設備復雜情況下，有些與設備相關的測試細節還要靠人去調整。因此會出現不同的測試實施方式。測試通過（Pass）時一般不會關注實施細節，未通過（Fail)時難于辨別關鍵因素。有鑒于此，本文就從集成電路管腳電路結構、測試過程、測試模塊等幾方面進行探討，力圖說明其相互影響，避免對器件的誤判和漏判。

1 CMOS數字IC管腳相互關系

圖1為內核低電平輸入與外圍高電平輸出同相的三態輸出管腳原理圖[1]。其中，MN1 、MP1為輸出級，MN2、MP2及電阻為靜電放電（ESD）防護結構， CMOS反相器為MN1 、MP1的預驅動級。

圖1 三態輸出管腳（左）及低到高電平移位（右）原理圖

雙向I/O的輸出與圖1類似，而輸入可為斯密特輸入或普通CMOS輸入，但要加輸入使能IE、初級和次級的ESD保護結構等結構。

從ESD保護來看，一個完整的多電源多地全芯片ESD保護網絡應由I/O ESD保護電路、電源箝位ESD保護電路和電源（地）間ESD保護電路組成[2]。也就是任何管腳間均有一定方式的ESD保護結構，在小直流電壓下，管腳間均可用二極管或二極管串來進行等效。

2 精密測量單元的輸出

精密測量單元（PMU）是ATE的重要組成部分。PMU是源和測量的有機整體，具有施電壓測量電流（FVMI）、施加電流測量電壓（FIMV）等功能，原理圖如圖2所示[3]。PMU結構中采用了高精度大倍數放大器輸入端的“虛短虛斷”原理進行電流電壓參數的設置及測量。PMU結構中還具有優質緩沖器、精密電阻，并使用開爾文接法。構成的反饋回路獲得了穩定的電壓值或電流值，構成的測量回路得到了精確的測量值。測試過程中，通過高精度DA轉換器產生激勵源，再通過高精度AD轉換器檢測響應，最后對比分析響應結果和預期結果來評判集成電路的性能參數。PMU功能模塊有高低不同的多種電壓檔位和電流檔位。

給器件施加電壓或電流的緩沖器由MOS或雙極大功率構成，緩沖器輸出端通過量程電阻與負載相接，負載的另一端接地。采樣控制的是調整管的柵壓或基極電流。從晶體管輸出特性可見，PMU穩壓或恒流在負載上產生的電壓不會超過與PMU檔位對應電源電壓。

3 管腳直流電參數測試時電流路徑

對于以CMOS為主的數字集成電路，直流參數測試主要包括輸入高低電平電流（Iih/Iil)、輸出高/低電平（Voh/Vol）和靜態電源電流。具有高阻態輸出的管腳，還要測試高阻態時管腳的高低電平漏電流（Iozh/Iozl）。

對于普通輸入管腳，在電路上電后直接測試。對于輸出、雙向I/O管腳、三態輸出管腳，則要在集成電路上電后使測試向量運行到規定的管腳狀態下再進行測試。測電壓的方法是加流測壓，測電流的方法是加壓測流。功能測試時有時用電子動態負載（就是電流負載）進行閾值對比測試判斷好壞[3]。精確測量時仍要用PMU測試的。不管是動態負載還是PMU測試，器件都將通過檔位電阻接緩沖放大器。

圖2 PMU原理框圖

3.1 加壓測流電流路徑

加壓測流就是給管腳與地之間加規定的電壓同時測量通過這兩端的電流，主要發生在輸入管腳，三態高阻漏電流的測試方法也是加壓測流。

3.1.1 純輸入端加壓測流

加高電平時主要測量的是輸入對地管子結構（包括ESD保護結構）的漏電流特性。

加低電平時主要測量的是輸入對電源管子結構（包括ESD保護結構）的漏電流特性。

有上下拉電阻時可根據電阻值預知其值，無上下拉電阻時趨于很小。測試結果為在測試精度范圍外給出一些不確定的、量值很小的數值，如pA，nA量值。

一般規定電流流入DUT為正，流出為負。正常情況下Iih應為正， Iil為負。若符號不對,一般不是ATE輸入電平與電源電壓設置不匹配，就是器件出現了電阻型漏電通路。

3.1.2 雙向端及三態輸出高阻態加壓測流

對于I/O雙向端及三態輸出高阻態，要待輸出變為穩定的高阻態時再加壓測流，以免出現大電流。多管腳并行測試時要仔細檢查定時關系，否則大電流脈沖在芯片電源和地線上產生的感生電壓有可能激發閂鎖而燒毀局部電路。其余與純輸入時加壓測量情況一樣。

三態高阻輸出時管腳對電源及對地都是高阻。電位與管腳版圖、前一時刻的狀態等有關系，不好確定。管腳節點電容很小，充放電很快。所以對于高阻態管腳，可以認為接觸什么電位就是什么電位，猶如孤立導體。這正是總線的需求。可見，高阻態時直接施電壓測量電流就行了。

3.1.3 加壓測流時電壓源與待測器件的關系

加壓時恒壓的產生和保持為穩壓器原理。待測兩端管腳開路時的電壓即為所加的恒壓。恒壓下電流最大值Imax由穩壓模塊的耗散功率、電壓變化系數等確定。

將Imax對應的最小負載電阻稱為Rmin。負載可為開路～Rmin～短接。在Rmin～短接區間，過流保護機構起作用，無電流輸出，ATE安全。但負載在開路～Rmin之間產生的電流有可能使器件過流。

正常情況下，加壓測流的電壓電流都在已知范圍，寬泛的電流箝位設限不會有問題。但對于不熟悉的器件或失效件要特別注意設限，以免出現測試損壞或損壞加劇情況。在懷疑ATE箝位響應時，建議在測試適配器上也采取限制措施。

3.2 加流測壓電流路徑

3.2.1 普通管腳加流測壓電流路徑

加流測壓就是給管腳與地或管腳與電源之間加規定的電流來測量這兩端的電壓。主要用于輸入管腳的連通性測試、箝位電壓測試以及輸出管腳的高低電平（Voh、Vol）測試。管腳間在相應的電流流向時是低阻狀態。如連通和箝位電壓測試時測的是管腳與電源地之間的等效二極管的正向電壓，是小電阻，在Voh、Vol測試時管腳對電源、對地分別是MOS管的開通小電阻。即加流測壓其實是給低阻兩端管腳加電流測其電壓。

若要恒流則要有合適的條件。普通有低阻通路的輸入輸出管腳沒問題。但若是高阻或截止態就不一樣了。

3.2.2 高阻管腳加流測壓電流路徑

下面從器件及測試設備兩方面分析在高阻狀態下加流測壓會出現什么情況。

器件層面，高阻情況的出現有主要有兩種情況：

1）有電阻網絡的接口，管腳對地、對電源有幾K到幾十K歐姆的電阻；

2）三態輸出管腳的高阻態，上電偏置后，管腳對電源及地均為高阻。

其它情況屬于誤用如：二極管用成了反向、開路損壞管腳當正常管腳等。

加流測壓時DUT的狀態可用圖3所示的壓控電流源說明[4]。圖2中，在控制輸入Vin確定后，負載(DUT)電阻在一定范圍變化時，可保持恒流。在飽和區，調整管MP2（緩沖器）內阻變化范圍較寬，所以負載電阻在一定范圍變化時可恒流。而在線性區，調整管內阻變化很小，最大電流由晶體管飽和壓降及外部負載而定，不能恒流了。

大電阻或開路負載上的最大電壓接近調整管外接電壓，即接近電源電壓V+。這可用串聯電阻分壓來解釋，也可用晶體管飽和壓降來解釋。

在ATE用動態電子負載作為DUT高阻輸出態的負載時，因為動態電子負載也是恒流源控制結構，所以情況與PMU類似，即有可能給高阻輸出端加了一個接近電源電壓的高電壓。

圖3 一種壓控電流源原理圖

可見在FIMV方式測試集成電路高阻狀態時，電流基本為0，不管設置的電流有多少都是無意義的，而管腳有可能要承受高過器件電源Vdd-IO至PMU電源電壓之間的電壓。ATE設置的保護電壓是否能及時啟動及有效保護就成為了關鍵問題。但一般都沒有明確答案。雖然ATE用的是高速電子部件，但從ATE限壓反饋路徑復雜考慮，反饋控制仍然需要一定時間。在此短時間段內，待測電路可能已經受到了一個比箝位電壓高的電壓脈沖的沖擊。電流源提供的電流越大，DUT管腳升壓時間越短或越陡，在同樣時間內達到的電壓脈沖會更高?？梢姡缭O置的電壓限高則器件將肯定會受到測試高壓的沖擊，如設的電壓限低，則器件有可能也會受到測試高壓脈沖的沖擊。如果這些脈沖電壓小于PN結反向擊穿電壓、MOS管的穿通電壓或柵擊穿電壓，則對器件沒影響，如超過這些電壓則效應累積后應有影響。

3.2.3 高阻管腳電壓傳播

如果是圖1所示結構，有正向二極管與電源相連。加流測壓時，此高阻態管腳的高壓會傳遞到電源Vdd-IO，從而對與Vdd-IO直接相連的外圍結構構成影響?？紤]到布線及其它結構的阻容分布參數，從傳輸路徑來說，最靠近三態高阻輸出的結構的瞬態電位最高，最容易受到影響。因此MP1和MN1的驅動級CMOS最容易受到影響，也就是此位置其瞬態電位最高。尤其是MN1驅動級CMOS的PMOS由于截止且路徑最短最容易受漏源擊穿影響。擊穿機理應為PN結擊穿、源漏穿通或其次級效應導致的界面陷阱或表面態的增加中的一種或其組合。而累積效應都可產生MOS管導通通路形成電阻。

如果驅動級PMOS管漏源之間的柵區由于光刻版原因變窄或有凹陷，則會造成PMOS柵局部溝道變窄并產生低壓穿通、局部電場集中、界面陷阱或表面態的增加等次級效應而形成電阻。故柵有瑕疵的驅動級PMOS更容易受到高電壓沖擊的影響。

由于漏電測試是周期性的動態測試，單次作用持續時間有限。如果激勵的次數很多，效應的不斷積累，一定次數后將引起薄弱環節的率先磨損失效，這符合半導體器件的失效分布規律[5]。所以器件還能承受若干次的沖擊，并不會開始就失效。

我們可以推論，如果與Vdd-IO相連的其它MOS結構或其它結構有缺陷，可能也會及早暴露。如果缺陷不明顯，在相同的應力下，應能持續很長時間才會失效，提高應力則失效時間縮短。后一種結果已得到了試驗驗證。

4 小結

本文從I/O輸出結構解釋了高阻輸出態，從全芯片ESD防護需求解釋了集成電路管腳間為等效二極管關系。從測試設備的PMU出發，說明在集成電路測試過程中，如果防護設置不當或考慮不周密，加壓測流有可能引起過電流損壞，加流測壓有可能引起過電壓損壞。

最好不要進行大電阻或高阻態的加流測試，或施加動態電子負載，因為有可能給器件加了高應力。只要出現過電應力，即使單次應力很小、時間很短，累積效應仍可導致失效。

按器件規范去使用、測試，按器件規范去檢查各種未表現在規范上的值但可容易推算的值，則試驗應該不會出問題。

[1] 劉艷艷,耿衛東,代永平,等. CMOS數字集成電路I/O單元設計分析[J].南開大學學報(自然科學版), 2008.41(1).

[2] A.Amerasekera, C.Duvvury. ESD in Silicon Integrated Circuits,(2nd edition) [M]. England: John Wiley & Sons, Ltd., 2002.

[3]時萬春.現代集成電路測試技術[M].北京:化學工業出版社,2005.12.

[4] 王凌偉,王永國,秦沖.高精度寬范圍數控電流源模塊設計[J].信息通信, 2016,(4):102-103.

[5] JEP 122G, Failure Mechanisms and Models for Semiconductor Devices [S].

Interaction of Test Process and Pin Structure

LI Xing-hong, ZHAO Jun-ping, WANG Yomg, FANG Ce-bao, HUANG Xin
(Beijing Microelectronics Technology Institute ,Beijing 100076)

Based on the I / O structure of digital CMOS integrated circuit, the whole ESD protection structure, the PMU of automatic test equipment, and the principle of constant current source of constant voltage source, this paper comprehensively analyzed the interaction between the pressure flow measurement and the flow pressure measurement and the IC input, output, triplet and bidirectional pins in the process of function and PMU test process.

CMOS IC; PMU; test process; pin; interaction

TN43.2

A

1004-7204（2017）05-0058-04

李興鴻，研究員，航天大規模和超大規模集成電路檢測和失效分析中心副主任，北京微電子技術研究所封裝測試中心總工程師，畢業于華南理工大學半導體物理與器件專業。