用于FPGA 的高效可測性設計

陳波寅，胡曉琛，張 智，趙 賽

（無錫中微億芯有限公司，江蘇無錫 214072）

1 引言

現場可編程門陣列（FPGA）電路規模大，內部結構復雜，其測試實現和成本控制一直是FPGA 生產上的難點。FPGA 知識產權（IP）核具有獨特的特性，其結構組成有別于傳統專用集成電路（ASIC）設計。例如高速串行計算機擴展總線標準（PCIe），其主體結構事物層、數據鏈路層、物理編碼層以及配置管理模塊集成在PCIe IP 核；外圍應用層、功耗管理、配置管理、數據鏈路層包（DLLP）存儲都由FPGA 內的可配置邏輯塊（CLB）、嵌入式隨機存儲器（RAM）塊、鎖相環（PLL）等單元完成。目前采用自動測試設備（ATE）測試FPGA主要是針對其內部資源，如輸入/輸出（IO）單元、可編程邏輯單元和可編程布線資源［1-2］，對于FPGA 協議類復雜IP 核的ATE 測試研究相對較少。傳統FPGA 協議類IP 核的測試方法主要是環回功能（即數據通過發送端經過外部邏輯后到達接收端）測試［3］，以此來驗證高速接口類IP 核的正確性，由于PCIe 工作模式分為根復合體（RC）和端點（EP），該方法不適用于PCIe ATE 測試。傳統的集成電路可測性設計（DFT）方案需要時鐘和IO，這些單元都是通過FPGA 的時鐘資源、開關矩陣（SWB）、可編程互聯點（PIP）等系列結構互聯PCIe IP 核的，但是上述結構對于可測性設計工具Tessent 而言是黑盒子，并且沒有對應的庫可以描述這些黑盒子，所以Tessent 不能自動識別這些FPGA 的內部結構，導致時鐘和測試路徑不通，進而無法進行DFT［4］。這些特性決定了板級測試PCIe IP 核的實現需要一套復雜的系統，ATE 測試缺乏有效的方案，而板級測試復雜且不利于高低溫測試。

為了解決FPGA IP 核的測試難題，本文結合傳統DFT 方法和FPGA 可編程的架構特點，提出一種可編程的高效FPGA IP 核可測試性方案。……