基于FPGA的多分辨率SDI傳輸系統設計

鄒冬月，劉得軍，劉嘉軒，高倩

（1.中國石油大學（北京）信息科學與工程學院，北京 102249；2.北京富力天創科技有限公司 北京 100085）

1 引言

隨著信息技術的飛速發展，視頻行業經歷了由模擬到數字的演進，行業內推出了眾多可滿足不同應用場景的數字視頻接口。串行數字接口（Serial Digital Interface，SDI）是一種由電影與電視工程師協會（SMPTE）制定的非壓縮數字視頻接口標準［1］。SDI接口具有高清實時、非壓縮、利用率高的特點，可充分保證圖像的原始性和完整性，因而廣泛應用于展廳、廣播電臺等專業領域。根據傳輸帶寬的不同，SDI接口可分為SD-SDI、HD-SDI、3G-SDI和12G-SDI［2］，主要支持1280×720、1920×1080、3840×2160、4096×2160四種分辨率下不同刷新率的視頻傳輸［3-4］。

在實際應用中，視頻源種類眾多。在視頻電子標準協會VESA-2008標準中，包含了640×350～2560×1600多達幾十種不同分辨率的視頻格式［5］。為實現多種分辨率視頻SDI高清傳輸，人們將視頻縮放算法和像素點擴充方法引入至SDI顯示系統中。文獻［6］設計的大視場相機的嵌入式成像采集顯示系統，利用雙線性插值縮放算法將Camera Link接口輸入的2048×2048@100視頻實時轉換為3種低分辨率的視頻圖像，并采用像素點填充的方法，最終轉化成SDI制式顯示，利用該系統可實現大視場高分辨率視頻低分辨率SDI輸出顯示，但最終顯示的視頻未做裁剪處理，帶有黑色邊框，顯示效果欠佳。文獻［7］利用縮放算法，將Camera Link或千兆網口輸入的圖像轉換為標清SDI輸出。文獻［8］進行視頻無縫切換研究時，采用雙線性插值方法對輸入視頻圖像做縮放處理，將輸入視頻分辨率轉換為預設的1080P分辨率顯示，實現了480P、720P到1080P的視頻實時縮放，縮放后的視頻均以1080P格式傳輸，但該方法只能處理有限分辨率的視頻，靈活性較低。

以上方案多將縮放算法應用于系統中，但縮放算法較復雜，處理時占用較多內部資源，且多設備連用時，反復縮放會導致視頻圖像失真，無法將其應用于對畫質要求較高的場景中。為了克服以上方案的缺陷，本文提出了像素點擴充與視頻裁剪相結合的方案。系統發送端可將任意分辨率的視頻擴充成固定的符合SDI標準的視頻格式，接收端利用裁剪模塊還原視頻，實現原分辨率視頻點對點輸出。

2 多分辨率SDI傳輸系統設計

2.1 4K傳輸系統總體構成

圖1多分辨率視頻傳輸處理系統工作流程圖Fig.1 Working flow chart of the multi-resolution video transmission processing system

圖1 是多分辨率視頻傳輸處理系統的工作流程圖。圖中白色方框部分為4K視頻傳輸主系統，分為發送端和接收端，系統包括視頻采集、緩存、處理、傳輸和顯示5部分。本設計基于賽靈思Kintex-7系列XC7K70TFBG676-2芯片開發，利用HDMI 2.0接口接收和顯示視頻信號，使用4.25G SFP+光電轉換模塊和單模光纖實現視頻數據在物理信道中的傳輸。

首先，系統發送端利用解碼芯片實現HDMI信號解碼，并將解碼后的像素數據RGB、像素時鐘Pclk和行場同步信號傳輸至FPGA輸入I/O口。數據進入FPGA后，視頻采集模塊對4K視頻流進行色彩空間轉換、YC 4∶4∶4轉YC 4∶2∶2、像素時鐘和數據位寬處理等操作。之后，經采集模塊處理后的數據傳輸至由DDR3和FIFO組成的緩存模塊中，完成4K四畫面視頻分割、時鐘轉換和數據緩存工作。最后，發送端將分割后的4路1080P視頻流組幀成SDI格式，經由賽靈思GTX IP核進行并串轉換后，送至光纖信道中進行高速串行傳輸。

系統接收端進行串并轉換、SDI解碼、標識位解嵌和顯示處理，輸出20位YC視頻數據、像素時鐘Pclk_out和同步信號至FPGA輸出I/O。最后，利用HDMI專用編碼芯片實現LVDS至HDMI的信號轉換。

2.2 多分辨率SDI傳輸系統工作原理

為實現系統的多分辨率傳輸功能，系統在4K傳輸的基礎上增加了分辨率檢測模塊、像素點擴充模塊和裁剪模塊，以實現4K、1080P、1280P、1360P等多種分辨率自適應傳輸，主要工作模塊如圖1中灰色模塊部分所示。系統通過分辨率檢測模塊確定接收的視頻源信息，當檢測到4K視頻源時，視頻流進入4K視頻處理系統，進行四畫面分割操作。

當檢測到的視頻流為1080P及以下時，則輸入至多分辨率處理系統，進行像素點擴充操作。該操作可將低于1080P的視頻流擴充成符合SDI標準的1080P視頻流。選擇第一路3G-SDI通道傳輸，并關閉其他通道各模塊使能信號。為實現收發端信息準確交互，系統在標識位嵌入模塊將分辨率信息嵌入至視頻流消隱區特定位置，接收端裁剪模塊根據標識位解嵌模塊提供的像素信息準確恢復視頻流，并輸出對應像素時鐘。

3 4K視頻傳輸系統關鍵模塊

3.1 4K視頻采集模塊

4K視頻流經解碼芯片后，輸出6路位寬為8 bit，以雙路雙邊沿方式采樣的RGB 4∶4∶4視頻信號至FPGA入口。視頻采集模塊的工作原理圖如圖2所示，包括色彩空間轉換、YC 4∶4∶4轉YC 4∶2∶2、像素時鐘和數據位寬處理等操作，最終轉化為32 bit位寬的YC 4∶2∶2視頻數據。數據以297 MHz的時鐘頻率傳輸，每個時鐘周期下傳輸2個像素點數據。采用雙像素方式傳輸4K視頻數據，可降低數據傳輸的時鐘頻率，避免FPGA在進行高速數據傳輸時出現時序不收斂狀況。

圖2 視頻采集部分工作流程圖Fig.2 Working folw chart of video capture part

3.2 4K視頻分割模塊

本系統傳輸的是4K UHD視頻，總像素點數為4400×2250（行×列），有效像素點為3840×2160，行數和行像素點數均為1920×1080的2倍。為滿足多屏顯示拼接屏使用需求，本系統采用將4K視 頻 分 割成4路1920×1080P@60視 頻 的 方式傳輸。分割時采用SQD四畫面分割的方式［9］，將行列進行等比四畫面均分。四畫面分割示意圖和位寬變化如圖3所示。

利用FPGA進行邏輯實現時，首先要根據原始de使能信號生成行場計數器h_cntr和v_cntr。根據計數器的計數值和圖3所示規則進行4路數據分配，并生成新的de_1～de_4信號。視頻數據只在de_1～de_4為高時分別存入4路FIFO中，并分別緩存至DDR3對應地址空間。本系統利用賽靈思MIG IP核控制外部DDR3緩存芯片，DDR3的讀寫位寬為128 bit，讀寫時鐘為200 MHz。為保證視頻流穩定傳輸，本設計選擇3幀循環存儲的方式，在DDR3內部設計了12個地址空間［10］。利用兩級 深度分別 為2048和4096的異步FIFO作為中間件，實現跨時鐘域處理和位寬的轉換功能，協助DDR3完成4路數據流分割。最終，輸出4路位寬為16 bit的1920×1080P@60數據流。

圖3 4K視頻4畫面分割原理圖Fig.3 Schematic diagram of 4K video 4 screen split

3.3 3G-SDI編碼模塊

圖4一行SDI幀格式Fig.4 Video SDI line structure

圖4 所示為一行3G-SDI視頻數據幀格式，由圖4可知，標準SDI結構中的有效視頻區域以SAV（Start of Active Video）為幀頭，以EAV（End of Active Video）為幀尾。4字節的SAV和EAV由3ffh、000h、000h和狀態字XYZ構成。10 bitXYZ數據中包含3 bit狀態信息、3 bit固定信息、4 bit校驗信息。本設計利用自編程邏輯在視頻流中插入EAV、SAV等時鐘定位信號，利用SMPTE SD/HD/3G-SDI 3.0 IP核 實 現NRZI編 碼、CRC校驗、VPID、TRS、行號插入等復雜功能。

4 多分辨率視頻傳輸系統關鍵模塊

4.1 分辨率檢測模塊

分辨率檢測模塊根據輸入的有效區使能信號de生成像素點計數器p_cntr、行計數器l_cntr和消隱區計數器vb_cntr。利用FPGA進行系統實現時，首先，系統在de上升沿時p_cntr開始計數，當檢測到de下降沿時p_cntr停止計數，將該計數值傳遞至像素點數寄存器p_num中。同時，vb_cntr開始計數，l_cntr數值加一。由于最大行消隱區不超過1000像素點，當vb_cntr計數到遠大于1000時（本設計選擇8000作為判斷節點），系統已處于場消隱區，完成一幀計數工作，將l_cntr數值傳遞至行數寄存器l_num中。最終輸出p_num和l_num至其他模塊。

為使接收端能準確判斷視頻流分辨率信息，規定將分辨率檢測模塊檢測出的分辨率信息嵌入至視頻流消隱行第四行的第10個像素點位置。接收端標識位解嵌模塊在對應位置提取此信息供裁剪模塊調用。表1給出了不同分辨率對應標識信息，同時也可根據使用需要增加其他分辨率不高于1080P的視頻源。

表1 分辨率對應標識信息Tab.1 Resolution corresponding to identification information

4.2 像素點擴充模塊

像素點擴充模塊可將任意分辨率視頻統一擴充成符合SDI傳輸標準的1920×1080P@60視頻格式。模塊內部由FIFO+DDR3結構的組合緩存器和擴充邏輯組成。利用FIFO解決了兩種分辨率視頻時鐘不同步的問題，使用DDR3保證了視頻流穩定傳輸。

擴充邏輯使用1920×1080P@60的148.5 MHz時鐘使能，并在該時鐘下進行行場計數，產生0～2199的像素點計數器（1080P視頻的行總像素點數）、0～1124的行計數器（1080P視頻的和總行數）和0～1919范圍內拉高的輸出使能信號De_out。擴充邏輯根據視頻源格式檢測模塊的提供的分辨率標識信息和行場計數器，生成FIFO的讀使能信號Rd_de。當計數器計數在有效視頻時鐘周期內時，Rd_de為1，模塊輸出有效視頻數據；計數在有效視頻區結束點到2199期間時，Rd_de為0，此時視頻流暫存于DDR3中，模塊填充全0像素數據輸出。圖5是以1280×720P@60分辨率視頻為例的擴充邏輯內部信號時序圖。

圖5 擴充邏輯信號時序圖Fig.5 Extended logic signal sequence diagram

4.3 裁剪模塊

接收端裁剪模塊可將1920×1080P@60 SDI格式信號還原成原始分辨率視頻，再輸出至HDMI編碼芯片。模塊內部主要由FIFO、DDR3和裁剪邏輯組成。裁剪邏輯根據標識位解嵌模塊提供的像素信息（表1）生成行場計數器，控制生成FIFO的讀取使能信號和像素時鐘。以1280×720P@60視頻為例，當行計數器計數在1～720且像素點計數器的計數在1～1280時，使FIFO的讀使能和視頻的輸出使能信號拉高，輸出有效視頻流。在其他時鐘周期內，使能信號拉低，視頻流暫存于DDR3中。同時，接收端按照表1的規則，利用鎖相環PLL輸出視頻源對應的像素時鐘。裁剪后的視頻變化示意圖如圖6所示。

圖6 裁剪后視頻變化示意圖Fig.6 Schematic diagram of video change after clipping

5 測量實驗與結果

5.1 實驗環境

圖7為系統整體測試架構圖。測試系統利用電視盒子和專用分辨率轉換盒配合，輸入不同分辨率的測試視視頻（RGB色域，10 bit色深）。通過可傳輸4K@60視頻的HDMI 2.0接口和HDMI連接線將測試視頻流傳輸至輸入板卡中。測試所用輸入輸出板卡為視頻開發板。輸入輸出板卡間利用4.25G SFP+光電轉換模塊和光纖進行視頻信息傳輸。系統外接信號監控電腦，利用Vivado的邏輯分析儀（ILA）和JTAG下載線，抓取輸入輸出各模塊關鍵信號，輔助進行板級調試和模塊測試。

圖7系統整體測試架構圖Fig.7 Overall system test architecture

5.2 系統模塊化測試

圖8 是四畫面分割模塊進入FIFO之前的32位數據時序圖。從圖8可以看出，分割后的4路視頻流data_0、data_1、data_2、data_3分別對應相應的使能信號data_valid_0、data_valid_1、data_valid_2、data_valid_3。圖8展 示 了4K視 頻 第1079和1080行的數據流，展現了4路分割后的視頻流數據，仿真結果符合3.2節的設計規則，該模塊可完成視頻4路裁剪工作。

圖8 四畫面分割模塊時序仿真Fig.8 Timing simulation of four picture segmentation module

圖9展示了用于實現多分辨率傳輸功能的像素點填充模塊的仿真時序圖。輸入分辨率為1280×720P@60的測試源，圖中y/c_in為輸入視頻流，de_in為輸入使能信號，y/c_out_1080為擴充后的視頻流。由圖9可知，0～1279為原像素點信息，1280～1919部分進行了像素點填充（全0），輸出使能信號由原來的0～1279像素區間變為0～1919，故該模塊實現了像素點擴充功能。

圖9 像素點填充模塊時序仿真Fig.9 Timing simulation of pixel filling module

5.3 系統功能測試

圖10 展示了4K視頻以4路1920×1080P@60視頻流展現的最終顯示效果，圖中上下左右4路均為分割后未拼接的1920×1080P@60視頻流，由圖可知，系統實現了4K@604路分割功能。同時，接收端的DDR3先緩存4路視頻，再同時取出，保證了4路視頻同步傳輸，確保終端顯示的4路視頻信號無卡頓和掉幀現象。

圖10 4K分割分割后的4路1080P視頻顯示Fig.104K segmented four channel 1080P video display

為體現系統的多分辨率傳輸特性，進行多分辨系統功能測試時采用了與模塊測試不同分辨率的輸入源。圖11為系統傳輸單路非標準分辨率視頻時顯示效果圖。視頻源分辨率為1024×768，刷新率為60 Hz，利用系統第一路傳輸4K以下分辨率視頻。圖11（a）為發送端進行像素點填充后，接收端并未進行裁剪操作的顯示效果圖，圖中總分辨率為1920×1080P@60，左上部分為1024×768P@60的像素點數據，右下部分為填充過的黑場信息。圖11（b）為接收端進行裁剪后最終顯示效果圖（利用裁剪模塊將填充后的黑場裁除），圖中展示的即為裁除后的原分辨率1024×768P@60視頻顯示效果。由圖11可知，多分辨率視頻傳輸系統可以實現低于1920×1080P@60分辨率視頻的擴充和裁剪功能。

圖11 （a）1024×768P@60未裁剪前顯示圖；（b）1024×768P@60裁剪后顯示圖。Fig.11（a）1024×768P@60 display diagram before clipping；（b）1024×768P@60 display diagram after clipping.

6 結論

本文設計了基于FPGA的多分辨率自適應SDI視頻傳輸系統。以4K視頻傳輸為基礎，增加了分辨率檢測模塊和像素點擴充模塊，使低于1080P的多種分辨率視頻均能以1080P的格式在光纖信道中傳輸，突破了SDI只可傳輸固定分辨率的局限。同時，系統采用的像素點擴充與裁剪相結合方法，避免了傳輸過程中對像素點的縮放處理，可充分保留原始像素信息，保證視頻的清晰度。經實驗驗證，該系統能夠自適應接收識別3840×2160P@60、1920×1080P@60、1280×720P@60和1024×768P@60等分辨率視頻。相較于縮放方法，本設計在多路環入環出的應用場景下，視頻失真率更低、清晰度更高。本系統具有靈活性好、成本低、適用場景多樣的特點，可廣泛應用于展會、會議室、多功能大廳等場所。