高動態輸出范圍數字Buck 型DC-DC 的研究與設計

趙鵬

（榆林學院信息工程學院，陜西 榆林 719000）

隨著集成電路工藝技術的進步，開關電源逐漸應用于SOC 等片上系統[1-4]。但是模擬開關電源由于其集成度較低而難以適用于SOC 系統[5-8]，而數字電源具有更高的集成度和工作效率，這些特點使其更適合于SOC 等片上系統。所以一款高效高集成度的數字開關電源便成為了研究的熱點對象[9-11]。

1 主要電路設計

1.1 電路工作原理

典型的數字Buck DC-DC 控制環路如圖1 所示。

圖1 數字Buck DC-DC控制環路

首先反饋信號通過ADC（模數轉換器）轉換為數字碼作為DPID（數字濾波器）的輸入，DPID 通過補償算法，產生一個數字量作為DPWM（數字脈沖寬度調制）模塊的輸入，不同的輸入信號通過DPWM 模塊產生不同的矩形波，此矩形波通過驅動開關功率管完成對輸出信號的調制。

1.2 窗口ADC的設計

ADC 采用窗口型結構[12-14]，有兩點原因：1）窗口型ADC 是FLASH ADC 的改進結構，其處理速度快，能夠對細微的波動進行實時處理反饋，從而實現電源的實時控制。2）窗口ADC 兼顧功耗與精讀。窗口ADC 只對一個電壓范圍（也稱窗口電壓）進行精度較高的模數轉換，窗口電壓范圍之外，ADC 不對輸入電壓進行模數轉換，輸出固定的高低電平。如輸入過高，ADC 輸出f；輸入過低，ADC 輸出0。電路反饋值為0.925 V，故窗口電壓設置為0.8～1.0 V。當反饋電壓低于0.8 V 時，ADC 輸出為0，系統提供50%占空比的矩形波來驅動開關功率管；當反饋電壓高于1.0 V 時，ADC 輸出為F，系統采用10%占空比的矩形波來驅動開關功率管。

ADC 中使用的比較器結構如圖2 所示。ADC 輸出為4 位二進制信號，則FLASH 型ADC 共需16 個比較器。

圖2 比較器結構

當時鐘信號clk 為低時，鎖存器復位。M0關閉，鎖存器無電流通路。當clk 由低變高時，尾電流管M0導通，輸入對管M1和M2將差分輸入電壓轉換成差分電流，該電流經過敏感節點S1 和S2，將導致這兩個節點電壓下降速度不同。假設S1 節點的放電速度大于S2 節點，隨著S1 的快速放電，Out-逐漸由高電平變向低電平，則由Out-控制的柵極也發生變化，此時M4逐漸關斷而M6則逐漸導通。M6導通后，電源又通過M6對輸出節點Out+進行充電，從而將Out+快速充電至高電平，而此時，Out-放電完后變為低電平，即完成了一次比較過程。

窗口ADC結構如圖3所示。反饋信號為0.925 V，ADC 為4 bit 輸出，共需16 個比較器。圖3 右半部分屬于FLASH ADC，左半部分則為窗口選定電路。BGR 產生Vref1 和Vref2 作為兩個比較器的輸入值，反饋信號Vfb 與Vref1 和Vref2 進行比較，根據比較結果控制反饋信號Vfb 的傳輸。當Vfb 的值小于0.8 V或者大于1.0 V 時，選擇器關閉；當Vfb 的值位于0.8～1.0 V 之間時，選擇器將反饋信號Vfb 輸入FLASH ADC 進行模數轉換。

圖3 窗口ADC結構圖

窗口型FLASH ADC 的仿真結果如圖4 所示。斜坡為輸入電壓，上方為輸出結果。從圖中可以看出，當輸入電壓低于800 mV 時，輸出為0；當輸入電壓大于1.0 V 時，輸出為f；當輸入電壓處于800 mV～1.0 V 之間時，ADC 對輸入電壓進行模數轉換。隨著輸入電壓的增大，輸出值從1到f也逐漸增大。

圖4 窗口型FLASH ADC的仿真結果

1.3 數字補償器DPID的設計

DPID模塊是數字DC-DC系統中的核心模塊[15-16]，其功能有：1）計算系統開關功率管所需要的占空比，然后輸出至DPWM，實現所對應占空比的矩形波。2）為環路穩定性提供補償。將采取間接設計法對DPID 進行設計，即首先采用頻域分析的方法確定電路的補償函數，調整補償函數參數以滿足電路相位裕度，然后將補償函數實現z 域離散化，最后將離散化后的補償函數實現逆轉換，轉換為電路形式，完成設計。

數字控制的DC-DC 正向傳輸函數如式（1）所示：

VRAMP為電感兩端電壓，VIN為輸入電壓。從式（1）可以看出，由于傳輸路徑上LC的存在，使得系統產生兩個極點（即主極點和次極點）。系統增益在次極點以40 dB/dec 速度下降，導致系統相位變差，引發自激震蕩。為了維持系統的穩定，必須對環路進行相位補償。DC-DC 補償網絡拓撲如圖5 所示。

圖5 DC-DC補償網絡拓撲圖

由圖5 可以得到頻域下反饋補償網絡的傳輸函數如式（2）所示：

由式（2）可知，反饋網絡引入的零極點與反饋網絡中電容電阻值有關，通過合理選擇電容電阻參數，形成合適的零極點，抵消由于正向傳輸過程中LC引入的雙重極點，從而改善系統的相位，使系統達到穩定條件。補償后，DC-DC 仿真結果如圖6所示。

圖6 DC-DC仿真結果

從圖中可以看出，系統的相位裕度為65.9，滿足穩定性要求。將具體的RC 參數代入補償函數，采用雙線性離散化實現頻域到z域的變換，可得到式（3）：

補償器的實現需要將調試好的傳輸函數進行z域的逆變換，此時補償函數可表示為式（4）：

其中，D(z)和E(z)分別表示補償器的輸入e(n)和輸出d(n)所對應的z變換形式。根據逆變換規則得到補償網絡在時域上的表達式，如式（5）所示：

簡化后得到式（6）：

其中，系數a、b、c是將式（1）展開后得到的系數。由式（6）可知，DPID 需要前兩個周期信號共同作用，才能實現計算占空比和維持穩定的目的。

為了驗證DPID 傳輸補償函數在整個DC-DC 中的特性，需要使用Matlab 的Simulink 模塊對數字DC-DC 系統進行建模。

將整個數字環路中的模塊轉化為Matlab 中的模型，結果如圖7 所示。其中PID 模塊中存入式（6）所對應的傳輸函數，通過調節補償系數，使環路處于穩定狀態，環路的其他模塊則使用理想模型代替。

圖7 數字DC-DC的環路Simulink等效圖

在模型中，使用單側功率管來實現控制更能方便準確地體現PID 補償模塊的作用，反饋信號與基準信號的差值進入PID 模塊，通過對補償系數的調節，可以得到數字化后的補償值，再將補償值通過控制開關的作用，來對功率管進行控制，從而達到穩定輸出電壓的作用。其他電路器件如電感、電容、電阻等使用理想模型代替，共同構成數字DC-DC 環路的Simulink 等效電路。

1.4 數字脈沖寬度調制器（DPWM）的設計與實現

DPWM 模塊是整個數字DC-DC 中非常重要的模塊，DPWM 的主要功能是將補償器計算出的占空比轉化為矩形波輸出。輸出的高速高精度矩形波信號能大幅提高整個控制環路的精度和系統的轉換效率。除此之外，功耗、面積也是必須考慮的。故DPWM 采用混合型結構，電路結構如圖8 所示。

圖8 混合型DPWM結構

PWM 先通過16 位計數器進行粗調，此計數器的頻率無需很高。通過比較，得到一個與計數器頻率相等的脈沖信號，再對脈沖信號進行延遲處理，產生不同位置的脈沖，用來復位最初的PWM，從而調節了PWM 占空比。電路工作過程如圖9 所示。

圖9 混合型DPWM工作過程

當DPID 的d[m]信號與計數器某一值相等時，圖中為0101，則將該位置的脈沖信號CLK_1 輸出，接著將CLK_1 信號輸入到延遲單元進行延遲，產生A1、A2、A3、A4 等多種不同位置的脈沖信號，此時再由DPID 的d[n]信號來選擇需要的延遲量，圖中選擇的為A3 信號，A3 信號再通過鎖存器來調制原有的PWM 信號，得到圖中經過調制的DPWM 矩形波，完成了對占空比的調制。

系統頻率為2 MHz，計數器的頻率為16 MHz，延遲單元采用單延遲鏈結構，每個單元的延遲時間為系統頻率的1/16，共進行16次延遲。將此混合型DPWM分別加入輸入信號進行測試，結果如圖10 所示。

圖10 混合型DPWM仿真結果

從圖10 中可以看出，下面的波形為經過延遲的脈沖波，中間的波形為系統時鐘，上面的波形為經過脈沖調制產生的不同占空比的脈沖信號。測試結果表明，DPWM 能正常工作，滿足設計要求。

2 整體仿真驗證

由于每一個輸出值對應著固定的補償系數，在啟動時調用對應的補償系數，輸出發生變化時，則需要進行參數更新。此處設定輸入典型值為12 V，輸出典型值為1.8 V，而1.8 V 則對應著一組固定的DPID補償系數，對系數進行選擇之后，需要將整個系統由等效模型轉化為實際電路。ADC 采用窗口型FLASH ADC，DPWM 采用混合型結構，而DPID 的等效環路中的模塊由代碼轉化而成。在CSMC 0.25BCD 高壓工藝庫下，用specture 對電路進行仿真驗證。

輸出電壓線性調整率表明了數字DC-DC 的抗干擾能力。輸入的周期脈沖電壓代表電源電壓的波動情況，仿真結果如圖11 所示。

圖11 輸出電壓線性率仿真

從圖11 中可以看出，輸入電壓在5～8 V 變化時，輸出電壓波動范圍為8～10 mV。由此可得輸出電壓線性調整率為0.21%。

輸出電壓負載調整率表示當負載突然變化時，輸出電壓的調整能力。負載的變化必然伴隨著輸出電流的變化，故用電流的變化來表示負載的變化。輸出電壓負載調整率仿真結果如圖12 所示。

圖12 輸出電壓負載調整率

從圖12 中可以看出，負載電流在1～2 A 變化時，輸出電壓變化大約為11 mV。由此可得電路的負載調整率為6%。

轉換效率是DC-DC 電路的一個重要的指標，它表示了DC-DC 將輸入功率轉換為輸出功率的能力。在輸入電壓固定、輸出電流取不同值的情況下，設計的DC-DC 轉換效率如圖13 所示。

圖13 DC-DC轉換效率

從圖13 中可以看出，DC-DC 在輕載時效率比重載時略低，整體效率在88%～91.8%之間，實現了較高的輸出效率。

3 結論

所設計的Buck 型數字DC-DC 主要由窗口FLASH ADC、DPID 和混合結構型DPWM 等電路構成。在Matlab Simulink 環境下對系統進行建模和仿真驗證，仿真結果滿足系統的要求。