基于SPI 的信號完整性案例分析

李菁，劉 澎，劉培文

（北京航天發射技術研究所，北京 100071）

信號完整性問題一般出現在高頻領域，高頻信號的時鐘頻率高，信號上升沿和下降沿陡峭，當信號上升時間和下降時間達到了1 ns 以下時，信號容易發生抖動、延遲、地電位彈跳、反射、串擾、脈沖展寬、時序混亂等信號完整性問題。這里論述的信號完整性案例發生在工作頻率僅為1 MHz 的串行外設接口(Serial Peripheral Interface，SPI)信號上，SPI 信號未考慮信號完整性設計，導致SPI 時序混亂，無法穩定傳輸數據。通過該低頻案例的分析，得出信號完整性問題在低頻通信領域也應該引起重視，并總結得出一些低頻領域的信號完整性設計要點。

1 信號完整性案例

1.1 問題概述

某型號顯控器進入批產調試階段，首次批產300臺產品，有19 臺產品在初測時發現產品上電顯示字符殘缺拖影（正常單機應循環顯示laolian running），如圖1 所示，其他產品顯示正常。

圖1 故障產品顯示情況

1.2 問題分析

顯控器由主板和顯示模塊組成，主板與顯示模塊之間使用SPI 通信，通信頻率為1 MHz。

顯示模塊有單獨的測試工裝，將顯示模塊放在單獨的測試工裝上，顯示模塊顯示正常。主板主要實現了英飛凌單片機的最小系統，測試單片機的電源、晶振、復位等信號時，均無異常點。示波器測試SPI 信號，未發現異常情況，SPI 時序如圖2 所示。

圖2 SPI時序

使用示波器在測試SPI 信號中發現，示波器表筆接觸SPI 任何一根信號時，顯控器由殘缺拖影顯示變為正常顯示。

測試主板輸出的SPI 時鐘波形的上升沿時間，如圖3 所示，上升沿時間為4 ns，且有明顯的反射干擾。

圖3 顯控器主板輸出的波形上升沿時間

測試顯示模塊的測試工裝輸出的波形上升沿時間，如圖4 所示，測試工裝使用ARM 系列單片機作為主處理器輸出SPI 信號，在同一個示波器測試下輸出時間為7 ns 左右，波形反射現象不明顯。

圖4 測試工裝輸出的波形上升沿時間

對比圖3 和圖4 的測試情況得出，顯控器顯示字符殘缺拖影的原因在于主板輸出的波形上升沿時間太短，影響了SPI 信號的完整性。

1.3 問題定位

顯控器主板輸出波形上升沿時間太短，示波器測試為4 ns 左右（實際更短），SPI 信號反射嚴重，顯示模塊的噪聲容限較小，信號無法保持較好的完整性，造成顯控器顯示字符出現殘缺拖影現象。

1.4 問題解決

顯控器主板使用的是英飛凌公司的單片機XC2287 系列，該單片機可通過修改POCON 寄存器更改IO 上升沿。修改寄存器方法如圖5 所示。

圖5 寄存器修改方法

通過程序將輸出波形的上升沿改為最緩輸出方式，修改命令為P3_POCON=0x0020，修改后示波器測試波形如圖6 所示，從圖6 可知，波形平滑無反射干擾異常現象。將更改完成的程序加載至顯控器中，此時顯控器顯示正常；將輸出波形的上升沿再改回最快輸出方式，加載到顯控器中，此時顯控器仍然顯示字符殘缺拖影，故障復現。

圖6 主板更改成最緩上升沿

將所有批次的顯控器產品波形的上升沿都更改為最緩輸出方式，此時300 臺顯控器均工作正常，未再出現類似問題。

2 案例分析

信號完整性問題是一個復雜的問題，常見的噪聲、電磁干擾等問題的根源都是信號完整性問題。案例中僅由信號波形測試并不能定位到信號上升沿問題上，因為數字信號波形不可能完全平整，尖峰和毛刺是工程中常見的現象，許多運行穩定的通信信號都有不可避免的尖峰和毛刺，進而形成反射干擾，原因在于使用的顯控模塊，顯控模塊為一個兩層的PCB 板，沒有單獨的GND 層，所有高頻信號的走線都在TOP 層和BOTTOM 層，GND 信號和POWER 信號也只是用導線連接在一起，這樣的PCB 板噪聲容限很小，極易發生電磁干擾問題。

所以案例中的信號完整性問題是由兩方面造成的：一是顯控器主板輸出的波形上升時間短，干擾了顯示模塊的正常工作；二是顯示模塊的噪聲容限小，極易受干擾。

3 信號的反射干擾原理

電路板上的線條常常要通過過孔區域、元件密級區域與跨板連接，傳輸線線寬在這過程中會發生變化，由此造成傳輸線上的阻抗特性突變，進而引起信號來回振蕩，從而形成了發射噪聲。

決定傳輸線影響的三個特性是突變引起的時延（TD）、突變處的特性阻抗（Z）以及信號的上升時間（RT）。

反射系數與阻抗變化的關系如式（1）所示：

假設線條的頸狀造成阻抗從50 Ω變化到75 Ω，則根據式（1）可計算出反射系數為0.2。

如果阻抗突變的長度很短，則來自兩端的反射可以相互抵消，因為Z1、Z2值互換后，反射系數正負相抵，此時不會對信號完整性產生影響。

如果時延TD 大于上升時間，則阻抗突變較長，如果突變處的時延TD 小于信號生產時間的20%，則不會造成影響，可得出所允許的阻抗突變處的最大長度為：

其中，lenmax的單位為in（英尺）。RT 表示信號上升時間，單位為ns。

如果信號上升時間為4 ns，則長度不小于4 in 的頸狀不會產生信號完整性問題。反之，在PCB 布局布線已經固定的情況下，信號長度、寬度已經固定，改變信號的上升時間是解決信號完整性問題的唯一途徑。

在工程應用中，傳輸線不可能做到從源端到接收端的線寬一致，也無法控制突變引起的時延，所以解決信號完整性問題還是要降低傳輸信號的上升時間，增加阻抗匹配。

案例中信號完整性問題的解決方法是直接增加傳輸信號的上升時間，減小信號的反射干擾，從而改善SPI信號的質量，保證后續電路的正常工作。

4 信號完整性在低頻領域的設計要點

通過案例分析，結合信號反射干擾原理，得出在低頻電路中，信號完整性需要關注的設計要點：

1）信號傳輸線上應增加阻抗匹配設計，如串聯電阻或者并聯電容，兩種做法的根本都是改變了信號的上升時間；

2）SPI 用作板間傳輸時，傳輸線變長，過孔變多，所以更需要考慮信號完整性問題；

3）印制板布局布線時，需增大地平面、電源平面的鋪設，增大噪聲設計容限；

4）在工程中，信號完整性問題不容易被測量到，因為測量設備的接入本身就會改變電路的分布參數，僅從測試結果無法判斷異常情況；

5）對于涉足信號完整性問題的工程師而言，SPICE 仿真器或行為仿真器是不可缺少的，價格低廉的仿真器都可以對由于阻抗突變而產生的多次反射進行仿真，仿真結果可以指導工程設計，并及時進行優化。

5 結論

文中分享了一種低頻領域內的信號完整性案例，通過對案例的問題現象、問題分析及問題定位，找出影響信號完整性的因素，即信號的上升時間。改變信號的上升時間，上升時間變長時，顯控器顯示正常；上升時間變短時，顯控器顯示字符殘缺拖影。該案例直觀地反映出了信號的上升時間長短給產品帶來的影響。

信號完整性問題是一門高深的基礎理論課程，該問題帶來的后果也較為復雜，振鈴、反射、近端串擾、衰減、地彈、電源反彈等噪聲問題和電磁干擾問題都屬于信號完整性問題的范疇，有些信號完整性問題不會給產品或系統帶來直接后果，有些則會給產品或系統帶來災難性問題，不同的信號完整性問題需要不同的處理手段，文中以案例為基礎，在工程領域內從產品設計角度提出一系列信號完整性的設計要點，在低頻領域內也需要考慮信號完整性問題。