應用于時間數(shù)字轉(zhuǎn)換器的補償校準算法及電路

趙 捷, 趙 野, 童紀昀, 王 莎, 張孟翟, 趙發(fā)展

(1.中國科學院 微電子研究所,北京 100029; 2.中國科學院大學,北京 100029; 3.中國科學院 硅器件技術(shù)重點實驗室,北京 100029)

目前,較大動態(tài)范圍的時間數(shù)字轉(zhuǎn)換器(time-to-digital converter,TDC)需依賴計數(shù)器實現(xiàn)粗量化[1-2],同時又依賴于細計數(shù)實現(xiàn)高精度,如基于延時鏈或多相位內(nèi)插的 Coarse-Fine 型 TDC、門控環(huán)形振蕩器型 TDC、結(jié)合 2-D Vernier 延時鏈的多級內(nèi)插型 TDC 等。與此同時, PVT(process, voltage and temperature)影響及時鐘抖動的因素也給 TDC 的線性與穩(wěn)定性帶來了嚴峻挑戰(zhàn)[3-4]。

一種傳統(tǒng)相位內(nèi)插型粗細計數(shù)TDC 結(jié)構(gòu)如圖1所示。圖1中,時鐘相位電路能夠產(chǎn)生多相位時鐘信號(f0,f1,…,f2N),并在編碼模塊進行編碼產(chǎn)生Nbit 細編碼值PHASE,與此同時粗計數(shù)器產(chǎn)生出Mbit 粗編碼值,并在同步后產(chǎn)生(M+N)bit的 二進制編碼,最終輸出值 CNT 信號保存輸入脈沖信號對應的時刻信息。

圖1 傳統(tǒng)相位內(nèi)插型粗細計數(shù)TDC結(jié)構(gòu)

在理想情況下,粗計數(shù)和細計數(shù)應該同時進行,但由于 PVT 因素以及器件本身建立時間產(chǎn)生較大的不確定時延的影響,計數(shù)器會出現(xiàn)錯誤的采樣,導致整個 TDC 碼產(chǎn)生失級失配的問題,嚴重損害了 TDC 的線性度與可靠性。傳統(tǒng)的 Coarse-Fine 型 TDC在非理想條件下發(fā)生的粗細失配行為如圖2所示。

圖2 傳統(tǒng)Coarse-Fine 型 TDC 非理想條件下發(fā)生的粗細失配行為

現(xiàn)有的方法還不能完全解決因時鐘抖動、亞穩(wěn)態(tài)、數(shù)據(jù)延時等多重不確定性對 TDC 的線性和穩(wěn)定性帶來的影響[5-11]。因此本文提出一種新型的補償校準算法及電路(select compensation algorithm and calibration circuit,SEC),通過增加延時提取電路和2個細計數(shù)延時單元,利用選取編碼表及配套的算法可以消除時鐘抖動和亞穩(wěn)態(tài)帶來的誤差。相比前人的研究工作,本文提出的全數(shù)字校準電路結(jié)構(gòu)簡單,算法復雜度低,不需要基于統(tǒng)計學的復雜算法實現(xiàn),并且支持多通道的擴展應用。

1 新型補償算法及校準電路

本文提出的帶有新型補償算法及校準電路TDC結(jié)構(gòu)如圖 3 所示。

圖3 帶有補償算法及校準電路的粗細計數(shù)型TDC結(jié)構(gòu)

利用延時采樣電路動態(tài)提取出粗計數(shù)器在傳輸過程中的延時值,在同步模塊前加入2個延時緩沖器以調(diào)整細編碼,配合粗采樣編碼、細采樣編碼以及延時編碼的校準補償算法,在同步之后將3組數(shù)據(jù)導入SEC選取規(guī)則模塊中進行選取調(diào)整,實現(xiàn)對PVT、時鐘抖動及傳輸延時帶來的亞穩(wěn)態(tài)問題。

1.1 延時提取電路

延時提取電路的原理圖和時序圖如圖 4 所示。首先將采用的雙邊沿格雷碼計數(shù)器 CTDC 0 與 CTDC 1 的11 bit 數(shù)據(jù)進行按位異或;然后通過或門得到信號 P-Dly-Tmp(圖4b),該信號上升沿與時鐘上升沿之間的間隔就是上升沿計數(shù)器 CTDC 0 相對于時鐘的延時值;最后通過計數(shù)器生成的門控信號 Cntis 7 與 P-Dly-Tmp 信號相與,得到 P-Dly 信號即為提取出的延時觸發(fā)信號。并且通過門控可以有效地控制該信號刷新的頻率,節(jié)約資源。

圖4 延時提取電路原理圖和時序圖

在該設計電路中,核心電路部分盡可能地采用門單元而非寄存器單元,使得新結(jié)構(gòu)不引入新的延時,并且提取出的觸發(fā)信號 P-Dly 可以類似于輸入的脈沖時間信號進行采樣處理,編碼后得到的數(shù)字碼就可以動態(tài)地表示傳輸延時。在后仿真分析中,可以發(fā)現(xiàn)在不同工藝節(jié)點下,未改善之前電路引入的延時值會隨著溫度、電壓等因素的不同而變化,而采用了延時提取電路后,可以很好地補償該延時帶來的誤差。

1.2 補償算法及時序原理

DB選取規(guī)則和選取算法時序圖如圖5所示。

假設延時同步后生成的3組輸出分別為C1、C2、C3,它們之間的時間間隔就是DB延時值的物理含義。定義粗計數(shù)器本身延時為TD,延時提取電路提取的延時值為DA,亞穩(wěn)態(tài)區(qū)間為TG,一個時鐘周期的時間值為PRDL,則DB的選取必須滿足以下3個條件:①DB的值應該大于等于TG,這樣3個樣本至多只有一個會落入亞穩(wěn)態(tài)區(qū)間;②DB應當同時大于TDC和TG,以便可以觀察C1是否處于TDC區(qū)域;③ 滿足圖5a中的第4條原則,使得第1個采樣點C1在上升沿計數(shù)器周期時,最后的采樣點C3不會超出下降沿計數(shù)器周期。在這些條件下,可以選取出最合適的DB值(在0.110 μm工藝中,選擇DB對應為300 ps延時)。因此按照算法選取流程即可得到正確的輸出值CNT。

圖5 DB選取規(guī)則和選取算法時序圖

從圖5b可以看出，本文使用的算法校準思路時序原理經(jīng)過延時采樣電路后,通過組合邏輯提取出P-Dly信號并編碼生成延時信息DA,將延時補償?shù)诫娐分泻蟮玫降碾p級粗計數(shù)器如圖5b虛線框中所示。但是在該過程中會引入新的傳輸延時(遠小于寄存器受 PVT 影響的延時),因此需要進一步對細編碼進行相應補償以便于選取出正確的值。通過增加延時采樣電路和2個細編碼延時值DB,就可以消除任何采樣錯誤,給出最終的3組輸出編碼C1、C2、C3。通過該時序原理可以看出,如果其中某個值有可能發(fā)生采樣錯誤,那么另外2個值經(jīng)過延時選擇合適的粗計數(shù)器即可避免采樣錯誤。

1.3 選取規(guī)則查找表

定義的選取規(guī)則查找表如圖6所示。因為本文采用的是雙邊沿粗計數(shù)器,所以在校準補償選取規(guī)則模塊中,本質(zhì)上是通過延遲編碼值調(diào)節(jié),由3個細采樣的值選擇出2個粗采樣的值。按照表6中的不同區(qū)域,根據(jù)延遲 Delay 編碼和細計數(shù)編碼值 FTDC 的取值,選擇出粗編碼 CTDC 的值。查找表中每一格單元的2個數(shù)字分別表示在該延時情況下的 CTDC 0 與 CTDC 1 的值,為了確保輸出結(jié)果良好的一致性,若在該條件下有可能落入亞穩(wěn)態(tài)區(qū)間,則設置為X;否則設置為N或在其基礎上加減1。另外,原本 FTDC 的取值范圍為 0～15,但是由于經(jīng)過了2次DB的延時(每一次為3),因此設置了虛擬的采樣范圍16～21,用于補充查找表。如當延遲碼為3,FTDC 碼為12～17時,應當選擇 CTDC 1 的值N進行同步,并輸出對應的最終值CNT。

圖6 選取規(guī)則查找表

從圖6可以看出,在CTDC 0 和 CTDC 1 的切換邊界,總是有至少連續(xù)的3個相同值,即在考慮了大范圍時鐘、數(shù)據(jù)不確定性的前提下,即使 FTDC 發(fā)生抖動,CTDC 值依然可以保持穩(wěn)定,避免了 TDC 跳碼的發(fā)生。并且從電路本身,新增加的電路模塊不需要大量的數(shù)據(jù)采集,僅在原有的基礎上新增1組延時編碼值以及2組細采樣值,不需要大量的數(shù)據(jù)處理,僅通過簡單的算法選取模塊即可獲得最終穩(wěn)定的輸出,因此該查找表具有如下特征:① 最大可容忍6 LSB 的時鐘抖動、亞穩(wěn)態(tài)等造成的不確定性;② 至少可容忍 FTDC 左右1 LSB 的漂移,這保證了進位邊界條件下 CTDC 值不會發(fā)生跳變;③ 至少可容忍Delay左右1 LSB 的漂移,保證了延時采樣有誤差的情況下,CTDC 值不會發(fā)生跳變。

2 仿真分析

TDC的版圖基于Synopsis IC Compiler 實現(xiàn)，流片采用的整體版圖如圖7所示。

圖7 整體流片版圖

圖7中包括用于提供時鐘與相位的PLL、ILO電路以及包含有校準補償算法電路的17通路TDC系統(tǒng),整體版圖面積為3 600×2 000 μm2,功耗為188.8 mW。其中單個TDC電路面積僅為380×140 μm2,在1.2 V電源下功耗4.2 mW。

未經(jīng)過延時采樣和相關校準補償與經(jīng)過了延時采樣及校準補償后的TDC輸入、輸出特性如圖8所示。設置的掃描時間為104 ps,每1.6 ns跳一個時鐘周期。由此可見,經(jīng)校準補償后的TDC可有效解決跳碼、失碼等問題。

圖8 校準前、后的TDC輸入輸出特性

微分非線性(differential nonlinearity,DNL)和積分非線性(integral nonlinearity,INL)是衡量 TDC 線性度的重要指標,其中,DNL不超過1 LSB, 即表明不會發(fā)生失碼與誤碼。基于3種不同的工藝角FF、TT、SS后仿真的DNL和INL如圖9所示。

測試基于 XA-VCS 模擬器,在3種不同的工藝角下分別進行了測試,設置的掃描步長為13 ps,掃描時間為600 LSB,可以得出 DNL 最大值為0.3 LSB,INL 最大值為2.5 LSB,從圖 9b可以看出,DNL 與 INL 曲線變化趨勢趨于水平,說明采用了新型校準補償電路的TDC具有良好的一致性。

圖9 基于3種工藝角后仿真的DNL和INL

本文總結(jié)了TDC 電路的關鍵指標,并與同樣基于計數(shù)器采樣結(jié)構(gòu)的 TDC 進行比較,結(jié)果見表1所列。相較他人研究工作,本文設計的 TDC 在普通工藝下,保持了良好的分辨率,在大動態(tài)范圍基礎上,對時鐘抖動、數(shù)據(jù)亞穩(wěn)態(tài)和翻轉(zhuǎn)延時等引入的不確定值進行了充分考慮,具有更好的線性度。

表1 TDC性能總結(jié)與比較

3 結(jié) 論

本文提出了一種全數(shù)字的補償校準算法及配套的電路,用于解決相位內(nèi)插型TDC容易受到PVT及時鐘抖動等因素帶來的延時以及失配問題。該補償算法具有很好的移植性,在采樣時鐘與計數(shù)器不同步的前提下,仍可以校準補償并維持良好的線性度,電路采用CMOS 0.110 μm工藝設計并已提交流片。本文提出的校準補償算法方案同時也為其余亞穩(wěn)態(tài)敏感高速電路設計提供了參考和借鑒。