一種高精度離散時間Σ?Δ調制器的設計

凌辛旺　李金鳳　郭瑞華等

關鍵詞：模數轉換器；Σ ? Δ調制器；高精度；非理想因素

0 引言

隨著人們生活水平的不斷提高，人們越來越重視自身的健康狀況。但人體健康狀況的檢測無法通過直接觀察得到，需要通過精密的醫療儀器對各種信號進行提取如心率、腦電等。人體生物電信號大多為幾百赫茲的模擬信號，無法直接對其處理，需要先將其轉換為數字信號，所以設計一款應用于低信號帶寬的高精度Σ ? Δ 調制器是十分必要的[1]。文獻[2] 采用五階一位量化結構，調制器的信噪比為116.5 dB。文獻[3] 采用MASH2-2結構，調制器的有效位數為17.18 bit。文獻[4] 采用三階四位量化器結構，調制器的精度為17.68 bit。目前在低信號帶寬下的Σ ? Δ 調制器的有效位數大多低于20bit，且高精度調制器結構大多采用三階以上和多比特量化器的結構。由于單環高階調制器所以的積分器在同一環路，階數越高，級聯積分器的高頻段增益越大，導致系統不穩定。而多比特量化器位數越高，需要的電路越復雜，功耗越大，同時多位的反饋DAC 會降低系統的線性度。本文綜合精度、功耗、電路線性度等因素，利用SDToolBox 工具包在Simulink 環境下，設計一款分辨率為24 bit 的三階一位量化前饋結構的Σ ? Δ 調制器，并基于0.18 μm MOS 工藝設計晶體管電路。

1 調制器的行為級建模與仿真

1.1 調制器原理

高階調制器簡易電路框圖如圖1 所示，該調制器由環路濾波器、量化器以及數模轉換器構成。其中X （n）為輸入信號，Q（n）為量化噪聲，Y（n）為調制器的輸出。

若調制器的有效位數達到24 bit，則SNR 需達到147 dB。考慮系統的穩定性，采用三階、過采樣率為512 的系統結構。與反饋結構相比，前饋結構的輸入信號直接加到量化器的輸入端，積分器不含輸入信號，因此對積分器的動態范圍和線性度要求也相對寬松，非常適合低電源電壓使用。設計采用的三階前饋結構如圖3所示。

進一步考慮動態縮放后系數值的可行性，將系數值代入到系統中，利用SDToolBox 工具包對系統的穩定性進行分析，得到的結果如圖4 所示。由圖4 可知，z = 1 時，有1 個零點且3 個極點的位置均在單位圓內，該系統是穩定的。

理想情況下調制器輸出的頻譜圖如圖5所示。當輸入信號幅度為0.45 V 時，調制器的有效位數為24.17 bit，滿足設計要求。

1.4 非理想化建模

對非理想化因素如時鐘抖動、開關熱噪聲、運放的非線性和噪聲等進行建模驗證電路性能。

時鐘抖動對SNR 的影響有限，即使時鐘抖動高達1 000 ps，調制器的SNR 僅下降了7 dB。

1.4.2 KT/C熱噪聲

開關熱噪聲是影響調制器性能的重要因素，而開關電容電路的熱噪聲主要是由采樣電容決定的。第一級積分器的采樣電容決定了調制器的噪聲底板，其等效熱噪聲[8] 為

式中， k 為玻爾茲曼常數；T 為絕對溫度； c_s為采樣電容。加入KT/C 熱噪聲模型，得到采樣電容對調制器性能的影響如圖7 所示。

由圖7 可知，采樣電容為4 pf 時，調制器的SNDR下降至136 dB。增加采樣電容至16 pf，調制器的SNR為139 dB 并沒有太大的提高，反而會增加芯片面積、增加運算放大器的設計難度。

1.4.3 運算放大器的非理想因素

運算放大器是積分器的核心模塊，其性能決定了整個調制器所能達到的最高指標。運算放大器的非理想因素包含有限增益、有限帶寬與輸出擺幅、壓擺率和噪聲等。由于有限直流增益的影響，采樣電容中的電荷無法完全轉移到積分電容中，積分器發生電荷泄漏，從而改變信號傳遞函數的極點位置，造成系統的不穩定。而有限的單位增益帶寬會影響小信號的建立時間，在第n 個積分周期，開關電容型積分器的輸出電壓為：

式（5）中α 與積分泄露有關；τ 為積分器的時間常數，與運算放大器的單位增益帶寬有關。圖8 是不同增益下，調制器信噪比的情況。

根據圖7 可知，在運算放大器的直流增益大于60 db，調制器的SNR 穩定在140 dB 以上。

1.5 Simulink仿真

對上述的非理想因素進行仿真。通過反復仿真驗證，確定的參數如表2 所示。

考慮非理想因素時，三階調制器的輸出頻譜如圖9 所示。SNDR為135.6 dB， 調制器的有效位數為22.23 bit。

2 cadence下晶體管級電路的設計與仿真

2.1 電路設計

采用開關電容電路實現的單環三階一位量化Σ ? Δ調制器整體框圖如圖10 所示。整個電路系統工作在兩項非交疊時鐘下，為了降低溝道電荷注入效應，對CK1、CK2 進行延時CK1D、CK2D。當CK1 為高電平、CK2 為低電平時，系統工作在采樣狀態；CK2 為高電平、CK1 為低電平時，系統工作在積分狀態。

2.1.1 全差分放大器

基于0.18 μm CMOS 工藝設計電路。根據表2 中非理想取值可知，積分器中的運算放大器需要60 dB 以上的直流增益來滿足精度要求。單極共源共柵結構運算放大器相比兩級運算放大器沒有那么高的直流增益，但也能輕松到達60 dB 的增益，前者有著更大的增益帶寬積，后者會引入額外的零極點，導致電路系統的不穩定。而折疊式共源共柵放大器相較于套筒式結構，有著較大輸入共模范圍和輸出擺幅，且輸入電壓范圍和輸出電壓范圍沒有關聯，故采用折疊式共源共柵放大器結構，具體結構如圖11 所示。

圖11 中左邊部分為折疊共源共柵的電路結構，右邊為開關電容共模反饋。開關電容共模反饋電路控制運放的輸出共模電壓，以獲得較大的動態范圍。同時開關電容共模反饋和開關電容積分器使用同一個時鐘，不需要額外設計時鐘，簡化了電路結構。圖12 為全差分運算放大器在不同溫度與工藝角下的幅頻特性曲線圖。

運算放大器的直流增益為72 dB 以上，增益帶寬積為15 MHz 以上，相位裕度為88° 。

2.1.2 量化器

Σ ? Δ 調制器的噪聲整形技術會對量化器的非理想因素進行處理，因此對量化器的性能要求并不高。一位量化器采用速度快、功耗低的Class-AB 鎖存比較器和SR 鎖存器，其結構如圖13 所示。當CLK 為低電平時，比較器處于復位狀態。當CLK 為高電平時，比較器處于比較狀態。

2.2 仿真結果

使用spectre 仿真工具進行瞬態仿真，將仿真結果導入Matlab 的PSD 模塊計算結果。輸入信號幅度為0.5 V、頻率為375 Hz、過采樣率為512 GSa/s，在不同溫度與工藝角下，調制器的信噪比結果如下表3。

在常溫和TT 工藝角下，電路仿真結果如圖14 所示。調制器的信噪比為133.5 dB，有效位數為21.89 bit。

2.3 結果對比

表4 為近幾年國外內設計的低信號帶寬下Σ ? Δ 調制器的對比情況。由表可知：本文在未采用三階以上結構及多位量化器的情況下，僅采用最簡單的三階一位量化器結構，就實現了21.89 bit 的有效位數，大大地降低了電路設計的復雜性。

3 結束語

本文設計了一款信號帶寬為1 kHz 的單環三階一位量化前饋結構的Σ ? Δ 調制器。進行了非理想因素的行為級仿真，確定電路子模塊的性能參數。在1.8 V 電源電壓下，采用0.18 μm CMOS 工藝實現晶體管級電路設計。仿真結果表明：電路的有效位數為21.89 bit，實現了低信號帶寬場合下的高精度轉換。可廣泛應用于心電圖測量、腦電圖測量等醫療領域。