一種基于FPGA的高速并行傳輸系統設計

畢濤 劉迪 張大為 葛寶川

摘? 要：該系統使用FPGA芯片完成了高速并行傳輸系統設計，其由并行數據發送端、并行數據信道、并行數據接收端和數據分析顯示裝置四部分構成。并行數據發送端實現海明編碼和數據格式轉變的功能；并行數據信道由7根同軸電纜及相應電路組成；接收端進行故障檢測、數據同步提取、抽樣判決和校驗糾錯。在傳輸過程中實時監測數據狀態，最后通過RS232串口發送給PC機用于檢測誤碼率。系統創新地使用了“多采樣點判決算法”，降低了傳輸過程中的誤碼率。

關鍵詞：現場可編門陣列；并行數據傳輸；誤碼率；海明碼；串行通信

中圖分類號：TP274+.2? ? 文獻標識碼：A? 文章編號：2096-4706（2023）01-0058-04

Design of a High-Speed Parallel Transmission System Based on FPGA

BI Tao， LIU Di， ZHANG Dawei， GE Baochuan

（School of Basic Science for Aviation， Naval Aviation University， Yantai? 264001， China）

Abstract： This system uses FPGA chip to complete the design of high-speed parallel transmission system. The system consists of four parts： parallel data sending end， parallel data channel， parallel data receiving end and data analysis and display device. The parallel data sending end realizes the functions of Hamming coding and data format transformation. The parallel data channel is composed of 7 coaxial cables and corresponding circuits. The receiving end performs fault detection， data synchronous extraction， sampling decision and check and error correction. In the transmission process， the data status is monitored in real time， and finally sent to the PC through RS232 serial port for detecting the bit error rate. The system innovatively uses the “multi sampling point decision algorithm” to reduce the bit error rate in the transmission process.

Keywords： FPGA; parallel data transmission; bit error rate; Hamming code; serial communication

0? 引? 言

隨著數字式設備的大量使用，設備之間的數據傳輸、控制、接收和處理顯得尤為重要。傳統的數據傳輸系統速率低，在傳輸過程中不能校驗編碼是否正確，已經不能適應數據傳輸業務的發展。設計一套高速并行的數據傳輸系統，實現數據高速的可靠傳輸，并且能夠在傳輸工程中實現檢錯和糾錯。該系統具有傳輸速度高、傳輸數據誤碼率低的特點。

1? 系統結構

本系統能夠滿足以下指標：

數據實現并行傳輸的數據位大于4 bit；數據傳輸的線纜長度大于50 cm，傳輸速率大于20 Mbps；誤碼率低于1/1 000；可傳輸任意1 024 bit數據接收端，接收端配RS232接口，波特率9 600，以便用計算機檢測誤碼率；在傳輸過程中當一根導線斷路、兩根導線短接或導線持續高低電平時，接收器能檢錯報警，且能夠實現數據糾錯等功能。

并行數據發送端和接收端均使用硬件描述語言在FPGA芯片中構建可編程邏輯實現。發送端進行海明編碼和數據格式轉變；傳輸信道由7根同軸電纜組成；接收端進行故障檢測、數據同步提取、抽樣判決和校驗糾錯；在傳輸過程中通過顯示裝置實時監測數據狀態；最后通過RS232串口發送給PC機檢測誤碼率。系統結構如圖1所示。

2? 系統方案設計

2.1? 主控模塊

STC系列單片機資源豐富，但在速度和精度上難以滿足要求。高速并行數據傳輸邏輯可通過FPGA實現，時序上控制嚴格，有較高的速度和精度，能夠很好地完成設計指標要求。

2.2? RS232通信電路

串口通信芯片選用TI公司的MAX3232，能實現FPGA端口電壓和PC機串口電壓的轉換，轉換速率高達250 KB/s，符合設計要求。

2.3? 傳輸線的論證與選擇

高速數字信號對導線有嚴格的要求，信號在普通導線中反射和失真嚴重，普通導線不能滿足該信道的要求，所以選用同軸電纜。同軸電纜的抗干擾能力強、屏蔽性能好、傳輸數據穩定、信號衰減小、傳輸速度高。

2.4? 校驗碼的論證與選擇

奇偶校驗碼只能檢測出奇數位出錯，而且奇偶校驗碼無法檢測出哪位出錯，接收端不僅具有報警檢錯功能，還要具有數據糾錯功能，所以奇偶校驗碼不滿足設計的要求。海明碼是一種多重奇偶校驗檢錯系統，它通過在數據位之間插入k個校驗位，從而實現檢錯并且能夠確定一位錯誤數據的位置，符合設計的要求。

3? 系統理論分析與計算

3.1? 信號基帶傳輸原理

M信號基帶傳輸系統是指不經過載波調制而直接傳輸二進制數字信號的系統，基帶傳輸系統適用于近距離通信，該設計要求發送端和接收端使用50 cm的電纜進行通信，比較適合直接使用基帶進行數據傳輸，屬于基帶傳輸系統。下面對高速并行傳輸系統中的兩個概念進行分析和說明。

3.1.1? 誤碼率分析

主要從信道噪聲、碼間干擾、傳輸線帶寬限制三個方面進行分析：

（1）信道噪聲。基帶傳輸系統中信道加性噪聲通常被視為均值為0、平均功率為 ，噪聲瞬時值V服從高斯分布為：

（1）

噪聲的引入會使得信號波形發生畸變，門限判決失誤，導致誤碼產生。結合題目要求，我們應該使用合適的濾波器將頻帶外的噪聲濾除，同時采用多點抽樣判決的方法將噪聲的干擾降到最低。

（2）碼間干擾。由于基帶信號受信道傳輸時延的影響，信號波形將被延遲從而擴展到下一碼元，形成碼間干擾，造成系統誤碼。二進制單極性基帶傳輸系統誤碼率公式為：

（2）

結合設計要求，使用的濾波器參數設置盡量考慮產生碼間干擾的情況，從而提高并行數據傳輸速率。

（3）傳輸線帶寬限制。由于同軸電纜由一定材質的導體構成，必定有最大帶寬限制，而基帶信號是由方波組成，其中的高頻成分通過同軸電纜后會丟失一部分高頻分量，導致信號產生失真和畸變，對電平判決產生影響，導致誤碼產生。如圖2所示。

針對這個問題，本設計采用了“多采樣點判決算法”，如圖2所示。通過提高采樣時鐘，增加采樣點數，然后比較各采樣點0、1電平的個數，判決該碼元的實際電平，實驗效果良好，進一步降低了誤碼的概率。

3.1.2? 傳輸效率分析

為了降低誤碼率，我們在并行數據傳輸總線的橫向上采用海明校驗保證數據正確率，縱向上采用RS232串行數據標準格式增加起始位、校驗位和停止位保證數據的完整性。

縱向數據共32個包：每包數據為11 bits：1個起始位、8個數據位、1個校驗位、1個停止位。

橫向數據共7條通道：4條數據通道和3條校驗通道。

所以，有效數據個數為32×8×4=1 024，總數據個數為32×11×7=2 464，即傳輸效率為：。

3.2? 故障分析及傳輸速率提升方法

3.2.1? 傳輸故障分析及判斷

本設計要求在一根導線出現故障時接收端能實現數據糾錯的功能，這要求發送端進行數據格式的變化，增加校驗位使接收端不僅可以檢錯還可以進行數據的糾錯：

（1）兩根導線短接。當傳輸線中的兩根導線短接時，信號碼元之間會互相干擾，導致碼元錯誤。實驗分析表明兩導線短接后，數據無影響或者改變了其中一根導線的數據，因此可以使用海明編碼可以進行數據糾錯。

（2）一根導線斷接。當傳輸線中的一根導線斷接后，接收端FPGA引腳狀態為固定的高電平或低電平，可以使用海明編碼可以進行數據糾錯。

（3）導線固定高或低電平。當傳輸線中的一根導線固定電平時，接收端FPGA引腳狀態為固定的高電平或低電平，同樣可以使用海明編碼可以進行數據糾錯。

3.2.2? 傳輸速率提升方法

傳輸速率受到編碼方式、線纜特性、環境噪聲等多種因素的影響，要想提升數據率必須進行全面的分析和考慮。結合設計要求，采用以下四種辦法提高傳輸速率：

（1）采用海明校驗碼對數據進行一位糾錯。

（2）選用高質量同軸電纜屏蔽外界噪聲和線間干擾。

（3）發送端增加同步位，增加接收端位定時的準確性。

（4）接收端對碼元多次采樣，抽樣判決，降低噪聲對0、1轉換的干擾。

3.3? 海明碼檢錯與糾錯原理

海明碼是一種線性分組碼，它在傳輸的消息流特定的位置中插入校驗碼，用來偵測并更正單一比特錯誤，符合設計要求。設待編碼的數據共k位，增加校驗位r位，構成一個n=k+r位的碼字，然后用r個校驗位產生的r個校正因子來區分無錯和在碼字中的n個不同位置的一位錯碼。滿足以下關系式：

2r≥r+k+1

考慮到并行傳輸線纜條數的要求，取k=4，則為了糾正一位錯碼，由上式可知，要求監督位數r≥3，若取r=3，則n=k+r=7，所以共需7根線纜。

3.3.1? 發送端編碼

設這7個碼元分別為a6a5a4a3a2a1a0，其中a2a1a0為校驗位；設S1S2S3為矯正子，它們之間的關系如表1所示。

由表格1可見：矯正子S1為1時，錯碼位置在a2、a4、a5、a6，所以可得出矯正子和錯碼位置的關系：

S1=a6⊕a5⊕a4⊕a2

S2=a6⊕a5⊕a3⊕a1? ? ? ? ? ? ? ? ? ? ? ? ? ?（4）

S3=a6⊕a4⊕a3⊕a0

若要求校驗位可以對數據位進行檢錯和糾錯，則S1=S2=S3=S0，解得：

（5）

所以發送端編碼時校驗位的計算方法如式（5）所示。

3.3.2? 接收端解碼

接收端收到每個碼組后，按照式（4）計算出S1、S2和S3，再按照表格2就可以判定錯碼情況；若有錯碼，則對錯碼進行取反即可得到原始正確的數據。

3.4? ?阻抗匹配控制

本設計中采用50 Ω同軸線作為并行信號傳輸線，則傳輸線特征阻抗Zs為50 Ω。其中源端輸出電阻即FPGA的I/O口輸出電阻為17 Ω左右，在信號源端阻抗低于傳輸線特征阻抗的條件下，在信號的源端和傳輸線之間串接一個電阻Rs=33 Ω，使源端的輸出阻抗與傳輸線的特征阻抗相匹配，抑制從負載端反射回來的信號發生再次反射，如圖3所示。

4? 系統軟硬件設計和實驗結果

4.1? 系統硬件設計

系統硬件部分主要由FPGA、MAX3232通信模塊、LMZ12003降壓模塊、故障檢測電路、同軸線構成，系統硬件框圖如圖4所示，系統硬件實物圖如圖5所示。

4.2? 系統軟件設計

發送端進行海明編碼和數據格式轉變；接收端進行故障檢測、數據同步提取、抽樣判決和校驗糾錯；在傳輸過程中通過顯示裝置實時監測數據狀態；上述功能可通過硬件描述語言搭建邏輯電路實現。上位機軟件測試如圖6所示，系統軟件實施方案如圖7所示。

4.3? 軟件仿真測試

SignalTapII仿真圖如圖8所示。

4.4? 電纜故障測試

對電纜進行故障測試，結果如表2所示。

4.5? 數據率測試

當數據率從10 MHz增加到50 MHz時，誤碼位數和誤碼率的結果如表3所示。

5? 結? 論

本設計硬件電路采用兩塊FPGA開發板及其外圍電路，實現了高速并行數據傳輸系統。重點在于軟件的設計，實現數據傳輸的穩定可靠，具有傳輸效率高、傳輸距離長、誤碼率低等特點。當線纜出現故障能夠自行報警，接收端能夠實現數據糾錯功能。擴展了傳輸監測的軟件顯示，自行分析傳輸過程中的誤碼率，具有一定的實際應用價值。

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作者簡介：畢濤（1986—），男，漢族，山東煙臺人，講師，碩士研究生，研究方向：控制工程。收稿日期：2022-09-02