一種多相寬帶線性調頻信號發生器的設計與應用

梁 晨

（中國電子科技集團公司第二十研究所，陜西 西安 710068）

0 引 言

在雷達信號處理中，對目標進行成像識別時，寬帶信號具有距離分辨率高、目標識別能力好、抗雜波和抗干擾能力強等優點，在當前先進的雷達系統中得到了越來越廣泛的應用。寬帶雷達信號的產生技術也一直受到了廣泛關注[1]。隨著高速數模轉換器（Digital to Analog Converter，DAC）芯片的技術的發展，DAC 芯片已經達到千兆次采樣率（Gigabit Samples Per Second，GSPS）量級，為寬帶信號的產生提供了條件。由于現場可編程邏輯門陣列（Field Programmable Gate Array，FPGA）時序收斂限制，最高工作頻率只能達到幾百兆赫茲，遠低于高速DAC 的采樣率量級。為了匹配高速DAC，達到較高的基帶采樣率，必須采用多相的方式使FPGA 內的采樣率達到相應指標。隨著雷達信號處理技術的發展，對于線性調頻信號參數實時切換的需求也變得十分迫切[2]。

王煒珽等人通過研究直接數字頻率合成（Direct Digital frequency Synthesis，DDS）技術的原理和電路結構，在FPGA 中實現了18 MHz 帶寬的線性調頻信號的產生[3]。賈建超等人給出了基于FPGA 和DAC的寬帶線性調頻信號的產生方法，該方法利用FPGA計算相位，并配合sin/cos查找表產生線性調頻信號[4]。如果用DDS IP 核來產生線性調頻信號，可簡化用戶需實現的邏輯運算，且DDS IP核內包含sin/cos查找表，可省去sin/cos 查找表的設計生成。

基于Xilinx DDS IP 核和高速DAC 架構，設計了一種可實時參數切換的多相寬帶線性調頻信號發生器，其中線性調頻信號中心頻率、時寬、帶寬以及占空比等參數可實時切換。經仿真和上板驗證，該方法準確可靠，具有一定的實用價值。

1 Xilinx DDS IP 核

Xilinx DDS IP 核主要由2 個主要部分組成，即相位發生器和sin/cos 查找表，這2 個部分可以單獨或一起使用，如圖1 所示。

圖1 Xilinx DDS IP 核的內部結構

相位發生器由一個累加器和一個可選的加法器組成，用來產生相位偏移。IP 核被定制時，相位增量（PINC）和相位偏移（POFF）可以獨立配置為固定模式、可編程模式（使用CONFIG 通道）以及流模式（使用輸入PHASE 通道）[5]。

當設置為固定模式時，DDS 輸出頻率在用戶自定義IP 核參數時設置，不能調用IP 核后進行調整。

當設置為可編程模式時，CONFIG 通道TDATA字段有一個子字段用于輸入相位增量（PINC）和相位偏移（POFF）。如果相位增量（PINC）和相位偏移（POFF）均不設置為可編程，那么沒有CONFIG 通道。

當設置為流模式時，輸入PHASE 通道TDATA字段有一個子字段用于輸入相位增量（PINC）和相位偏移（POFF)。如果2 者都不是流模式，那么沒有輸入PHASE 通道。當相位增量（PINC）被設置為流時，可以配置一個可選的RESYNC 流輸入。當使能時，該信號重置信道的累積相位。

DDS 波形的輸出頻率fout與系統時鐘fclk、相位累加器中的比特數Bθ(n)以及相位增量值?θ相關，即

產生輸出頻率fout所需的相位增量值?θ為

n時刻的量化相位值θ(n)表式為

式中：φ(n)為n時刻的相位。

2 多相本振信號產生

2.1 多項本振信號的分解

假設本振信號頻率為fc，則本振信號x(t)的表達式為

假設產生本振信號的采樣頻率為fs，則離散化的本振信號x(n)的表達式為

假設本振為K相數據流，則第i（i=0,1,…,K-1）相的本振信號信號xi(m)的表達式為

由此可見，多相本振可分解為一個固定本振和K個相位偏移器。每一相可看作在單相采樣率fs/K下產生頻率為fc的固定本振，并進行一個相位偏移。

2.2 基于DDS IP 核的多相本振信號產生

由式（2）可得，基于多路DDS 的多相本振信號產生，相位增量（PINC）表達式為

由式（3）可得，相位偏移（POFF）的表達式為

在本振頻率fc、采樣頻率fs以及相位數量K不變的情況下，每相DDS IP 核的相位增量（PINC）和相位偏移（POFF）可配置為固定值。在工程應用中，當硬件和驅動程序設計完成后，采樣頻率fs和相位數量K一般固定不變。為實現本振頻率fc可以實時配置，將DDS IP 核的相位增量（PINC）和相位偏移（POFF）配置為可編程模式。配置參數根據式（7）和式（8）計算，當fc更改配置值后，計算新的DDS IP 核配置值，并更新DDS IP 核的配置。在FGPA 實現時，式（7）和式（8）存在公因式fc2Bθ(n)/fs，可共用該計算結果，再分別乘以相應系數。

3 多相線性調頻信號產生

3.1 多相線性調頻信號的分解

線性調頻信號s(t)可以表示為

式中：A為幅度值；f0為起始頻率；α=B/τ為調頻斜率；B為信號帶寬；τ為脈沖寬度。

假設產生線性調頻信號的采樣頻率為fs，則離散化的線性調頻信號s(n)的表達式為

參照多相本振信號的分解，假設線性調頻信號為K相數據流，則第i相的線性調頻信號si(m)的表達式為

由此可以看出，多相線性調頻信號分解后，每相都是一路線調信號再加一個相位偏移器。

3.2 基于DDS IP 核的多相線性調頻信號產生

式中：PING(0)=θ(0)=0。

由式（12）可以推出相位增量累加公式為

式中：PING(0)=0；

如果按照式（12）實時計算相位增量，需要計算乘法，但FPGA 乘法計算的實時性達不到要求，只能根據式（13）采用累加的方法完成相位增量的實時計算。相較于按照式（12）進行計算，累加計算的方法由于累加值b量化誤差的原因，單脈沖內會存在誤差累積，精度不及乘法計算的方法。如果信號產生器產生的線性調頻信號參數固定，則可由式（12）計算完成相位增量參數并存到FPGA 存儲器內。為實現線性調頻信號參數實時配置相位增量（PINC），采用累加式（13）來實現。為盡量減小量化誤差積累效應，可以在資源允許的范圍內盡量增大量化位寬Bθ(n)。在FPGA 實現計算PING(1)時，前2 項可與POFF(i)共用部分計算結果，第3 項等于累加值b的1/2。

4 仿真與上板驗證

4.1 多相本振信號產生的仿真結果

根據式（6），MATLAB 仿真產生的多相本振信號如圖2 所示，其中采樣頻率fs=1 920 MHz、本振頻率fc=500 MHz、多相數K=8。

圖2 多相本振信號的MATLAB 仿真結果

基于多路DDS IP 核的多相本振信號，FPGA 邏輯功能仿真結果如圖3 所示，信號參數同上。

圖3 多相本振信號的FPGA 邏輯功能仿真結果

經過對比，FPGA 邏輯功能仿真結果與MATLAB產生結果一致。

4.2 多相線性調頻信號產生的仿真結果

根據式（11）MATLAB 仿真產生的多相線性調頻信號如圖4 所示，其中采樣頻率fs=1 920 MHz、起始頻率f0=300 MHz、信號帶寬B=400 MHz、脈沖寬度τ=5 μs、多相數K=8。

圖4 多相線性調頻信號的MATLAB 仿真結果

基于多路DDS IP 核的多相線性調頻信號，FPGA邏輯功能仿真結果如圖5 所示，信號參數同上。

圖5 多相本振信號的FPGA 邏輯功能仿真

經過對比，FPGA 邏輯功能仿真結果與MATLAB產生結果一致。

4.3 上板驗證

在Xilinx XC7K325T+AD9739 的硬件平臺完成上板驗證。AD9739 是14 位高速DAC，以2.5 GS/s 的更新速率在基帶模式直接合成1.25 GHz 的直流信號，在混頻模式下產生1.25 ～3.0 GHz 的信號。本設計使用基帶模式，采樣率為1.92 GS/s，驅動用戶接口為8相接口，每一相采樣時鐘240 MHz。采用多相混頻結構來實現基帶信號頻率搬移，實現結構如圖6 所示[6]。

圖6 多相混頻實現結構

通過Xilinx VIO IP 核靈活配置輸出線性調頻的帶寬（單位MHz）、中心頻率（單位MHz）、脈沖寬度（單位μs）以及脈沖周期（單位μs）參數，如圖7 所示。

圖7 Xilinx VIO IP 核參數設置界面

產生信號的頻譜如圖8 所示，可以看出產生信號頻譜與圖7 中參數配置結果一致。

圖8 DAC 發射信號頻譜

5 結 論

基于Xilinx DDS IP 核和高速DAC 架構，設計了一種可實時參數切換的多相寬帶線性調頻信號發生器，能夠根據用戶任務需求實時切換線性調頻信號參數。經仿真驗證，該信號產生器結果準確無誤。經驗證，該信號產生器可在Xilinx FPGA 中準確穩定工作，具有較好的實際應用價值。