一種多通道數字接收機的設計與測試方法

史 磊, 晏懷斌, 于駿申

(上海船舶電子設備研究所,上海 201108)

伴隨著單片微波集成電路、微組裝技術、A/D采樣電路、大規?？删幊踢壿嬰娐?、多通道數字接收技術的快速發展,數字接收機幾乎已經可以完全取代模擬接收機,成為當前接收機技術發展的主要方向。近年來,國內相控陣雷達技術的發展也是日新月異,尤其是數字陣列技術的日益成熟,多通道接收機對通道間特性,例如通道隔離度、多通道幅相特性和多通道同步等都有著嚴格的要求[1]?，F代通信技術的快速發展對接收機性能提出了更高的要求,除了要求接收天線具有很寬的帶寬、接收機具有很高的數據傳輸速率外,還要求接收機擁有同時處理多路信號的能力。多通道信道化數字接收機具有高精度、高靈活性、大動態范圍和小尺寸等優良特性,并且能夠同時處理多路信號,是當前無線電通信領域的一個研究熱點,其基本的思想是通過模數轉換器(Analog-to-Digital Converter,ADC),將接收到的信號數字化,以便后續能夠通過數字信號處理技術實現變頻、濾波等一系列操作,進而形成一個通用開放可編程的平臺[2]。接收機是通信測控系統中的重要組成部分,其性能的優劣直接影響整個系統的數據通信質量。傳統的接收機多采用模擬方法實現,受限于模擬器件的發展趨勢,信號中頻率、相位等決定系統性能的精細信息不易捕獲。隨著現代電子技術的快速發展,諸如功能強大的高速數字信號處理器(DSP、FPGA)、寬帶低噪聲放大器及高速A/D轉換器等都為發展高性能接收機提供了技術支撐。數字接收機就是基于現有數字器件發展基礎之上,采用更為靈活、針對性更強的信號處理方法,從轉換輸出的數字化數據中提取更多匹配算法的信息,鑒于數字化數據的非易失性,結合數字存儲技術,許多針對特定信號處理算法的有效數據(例如信號測向估計、信號分類識別、譜估計等現代信號處理算法)均可在已獲取的數據中開展進一步的分析和處理。此外,數字接收機使得測控系統具備功能擴展的特性,在不改變可編程邏輯器件的情況下,僅須依據系統的特定功能性能參數在可編程數字器件中更改軟件或邏輯,就可完成對物理量的分析識別、特征提取和參數測量。本文設計的一種基于可編程邏輯器件和寬帶低噪聲放大器的多通道數字接收機是針對某型測控系統特定功能性能,對多通道傳感器信號開展信號調理、數據采集及針對特定算法的數據預處理仿真和實現,給出的實際測試結果滿足某型測控系統的需求。

1 設計概述

數字接收機接收到的目標回波信號強度較弱,頻率分布范圍較寬,容易受到各種噪聲干擾,目前數字接收機的設計都朝著低噪聲、高靈敏度、大動態范圍、模塊化設計和采用數字增益控制的方向發展[3]。在目前的通信偵察中,對偵查距離提出了越來越高的要求,在遠距離偵查中接收端實際接收到的信號已經十分微弱,此時環境噪聲和儀器底噪都將對接收信號造成很大的影響,偵察設備需要在這種情況下將遠端的微弱信號從噪聲中提取出來,并對其進行識別。以上這些都對識別設備的靈敏度和抗噪能力都提出了新的要求。在輸入信號未知、偵查距離動態變化的復雜環境下,利用自動增益控制技術消除接收距離帶來的信號能量動態變化的影響,將接收信號控制在一定范圍之內。之后通過載波估計技術,去除接收信號的頻偏。經過位同步技術同步收發時鐘,最后通過載波同步跟蹤剩余頻偏,解調出基帶信號[4]。本文設計的一種數字接收機是將多通道傳感器信號經信號調理和高速數據采集后,轉換成數字信號,并完成正交解調和低通濾波等預處理,通過千兆以太網絡接口上傳數字化數據至系統專用信號處理平臺。該型數字接收機主要由1塊接收電源模塊、6塊信號調理模塊、1塊信號采集預處理模塊和相關母聯接口組成,如圖1所示。

圖1 某型系統數字接收機硬件設計框圖

該型數字接收機完成對96路傳感器接收的信號濾波、放大、增益控制、A/D轉換、正交解調和數字濾波等,并將轉換后的數據與傳感器信號一起編碼傳輸,通過光纖送至系統專用信號處理平臺。所有板卡插在帶有接插件的母聯接口實現板間連接、供電和通信。信號調理模塊由96通道傳感器信號接收電路組成,傳感器輸出的信號,通過前置放大器、帶通濾波器、可變增益放大器、時間可變增益(Time Variable Gain,TVG)模塊、后置放大器電路處理后送至采集傳輸預處理模塊。采集傳輸預處理模塊是該型數字接收機的核心,不僅控制著信號采集時序和采集之后的數據傳輸,還負責提供滿足后續專用算法的正交解調、低通濾波和快速傅里葉變換(Fast Fourier Transform,FFT)等數據預處理功能,并將最終預處理數據通過千兆以太網上傳,由于采用了多信道并行處理的方式,顯著地增加了單臺數字接收機的信息處理容量。而正交解調、低通濾波和離散時間傅里葉變換處理等工作都在FPGA中完成,顯著地降低了接收機的硬件復雜程度,提高了信號的實時處理能力和信號的截獲概率。為了提高設計的質量,合理設計各種參數,系統在前期論證的時候采用了大量的理論仿真,最終確定了系統對輸入中頻信號的算法處理流程和具體的參數[5]。

2 設計方案

數字接收機主要由信號調理模塊、信號采集預處理模塊和接收電源模塊等部分組成。信號調理模塊利用電壓正反饋的設計思路,利用級聯設計法,設計八階巴特沃斯低通濾波器。該電路選用AD8032為電路中運算放大器的芯片型號,將其與交流電壓源、電阻、電容相連形成一個二階低通濾波器。串聯個二階低通濾波器形成八階巴特沃斯低通濾波器[6]?；趯拵У驮肼暦糯笃鞯墓ぷ魈匦?搭配96通道傳感器信號,完成對信號采集的前置、后置放大和增益控制等功能;信號采集預處理模塊主要基于Xilinx公司Virtex-5系列FPGA芯片作為主控芯片開展設計,其內置有用于構建大型陣列的FIFO邏輯,邏輯單元多達330000個[7],用于控制A/D轉換器完成信號采集的時序控制、正交解調和低通濾波等數據預處理功能。此外,數?；旌霞呻娐穼⒏咝阅苣M單元和專用數字邏輯控制單元集成在單個芯片上,具有集成度高、面積小和功耗小的優點。但是,如果在應用時電源端沒有放置合適的濾波電容,可能會導致電源線上存在諧振引入的紋波干擾,進而影響電路性能,甚至造成整體功能異常[8],故接收電源模塊按照96路傳感器接收通道所須功率和紋波噪聲精度要求,為保證數字接收機長期穩定工作,對模擬和數字供電電源均做近似對半降額處理,采用DC/DC模塊完成接收機的高壓直流電與低壓直流電的轉換和隔離。

2.1 信號調理模塊

對于高速數據采集系統前端的模擬信號調理電路,將傳感器的輸出信號轉換為數據采集系統可處理的信號,實現信號過壓保護、幅度的粗細調節、阻抗匹配、偏置電壓調節、共模電壓產生、單端轉差分和抗混疊濾波等功能[9]。本文的信號調理模塊采用分級設計,輸入級采用寬帶低噪聲差分放大器,保證某系統輸入靈敏度0.5 μV的要求。第2級采用電壓控制型增益控制電路,增益控制范圍滿足某系統-40～32 dB的要求,其后為一級放大,用以消除增益控制芯片和濾波器芯片直連帶來的相互影響,同時引入通道自檢信號,帶通濾波采用Butterworth濾波器,雖然阻帶衰減帶比較寬,但其帶內起伏小、相移小,最后一級為后置放大和射隨器,用以解決與A/D轉換器的輸入阻抗匹配問題。信號處理模塊通過增益曲線控制信號調理模塊中增益補償電路,補償某系統測距距離損失,完成系統增益實時控制功能。信號調理模塊原理框圖如圖2所示。

圖2 信號調理模塊原理框圖

接收機中廣泛采用自動增益控制電路,可以實現在輸入電平動態變化時輸出電平穩定,輸入電平大時降低增益,輸入電平小時提高增益[10]。為保證某型測控系統被測目標強度信息從近到遠均勻,以及量程范圍內目標回波都能被A/D轉換器采集獲取,系統采用歸一化放大,即采用壓控增益放大器控制接收機電路的增益?？刂菩酒捎肨I公司的寬帶連續可變的電壓控制增益放大器VCA810AID,帶寬為25 MHz,增益的可調范圍為-40～40 dB,控制信號從-2～0 V,基本成線性規律。同時,此芯片誤差小,一致性能很好地滿足數字接收機多通道幅度和相位一致性的要求。VCA810AID的功耗相對較大,為了控制系統功耗,設計中在系統空閑狀態或數據處理期間,控制電壓始終處于低電壓狀態,減小VCA810AID的電流消耗,進而降低能耗。

由于多通道數字接收機需要保證相位一致性和通帶內幅度起伏的要求,若接收機各通道的相頻特性不好或各通道之間的相位一致性差,會直接影響到系統的精度[11]。中頻噪聲發生器的信號通帶內平坦度和截止頻率指標將會影響被測量的測量準確度,設計思路是采取模擬濾波加數字濾波的方法[12]。綜合考慮后,該型數字接收機信號調理模塊選用模擬帶通濾波器實現信號濾波功能,即采用Butterworth帶通濾波器,通帶內幅度平滑和相位一致性較好,阻帶衰減略差,可通過提高其階數來解決。帶寬根據某型系統15 kHz要求,帶通濾波器由4片四運放搭建而成8階Buttorworth帶通濾波器實現,設計采用凌特公司的LTC1562,其濾波特性如圖3所示。

圖3 LTC1562濾波特性

LTC1562主要特點是封裝較小,功耗低,由4個二階濾波模塊組成,可構成八階帶通濾波器,數字接收機中的帶通濾波器由LTC1562和一級運放組成,構成十階Butterworth帶通濾波器,以滿足通帶內頻響特性的要求。

2.2 信號采集預處理模塊

信號采集預處理模塊主要分成數據采集和信號預處理2個功能。隨著載波頻率、信號帶寬的提高,多通道系統對傳輸速率、數據處理能力的要求越來越高。由于高速信號同步采集困難,通道間相位一致性差、數據無法對齊,多通道數據采集技術顯得尤為重要。FPGA以并行的計算方式,可以實現多路數據并行處理,又有著邏輯資源豐富、電平接口齊全等特點?；贔PGA的優勢特征,設計了以FPGA為核心的高性能多通道高速數據同步采集設備[13]。本文設計的數據采集功能主要由96通道A/D電路組成,通過A/D時鐘信號、轉換使能信號、A/D狀態信號、數據總線等進行控制和數據轉換輸出,A/D電路分為數字供電和模擬供電2個部分,相互之間要進行隔離處理,單點接地的設計原則保證將高速數字信號對模擬信號的干擾降至最低,A/D輸入端采用RC低通濾波處理可有效降低高頻干擾信號(如高頻鏡像干擾信號)的影響,將盡可能地增強模擬差分對的抗共模干擾效果,高速數字信號通信可保證高精度A/D轉換結果無失真地傳遞至數字處理芯片中進行后續運算處理。該設計中A/D芯片選用ADI公司的AD7656-1。該芯片內集成了6個16位、快速、低功耗、主次逼近型A/D,內核采用4.5～5.5 V單電源供電,最高吞吐量可達250 kS/s,該芯片還內置低噪聲寬帶采樣保持放大器,可處理最高8 MHz的接入頻率。AD7656-1的轉換過程與數據采集由CONVST信號和內部振蕩器進行控制,3個CONVST引腳允許3對A/DC獨立地進行同步采樣,AD7656-1同時具有一個高速并行接口和一個高速串行接口,為器件與FPGA接口創造了條件。

信號預處理功能主要由高速FPGA完成,選用Xilinx公司的Virtex-5系列VSX50T芯片,采用串行流水線工作模式,對96通道數字信號進行時序控制。每通道傳感器信號調理并采集后,首先經過正交解調,采用FPGA實現時,正交I/Q解調方式實現簡單、實時性好,具有平滑功能,且占用FPGA資源少[14];其次,濾波器是數字信號處理系統和通信系統重要的組成部分,主要用來提取各個子帶信號,為后續處理做準備。目前比較常見的為余弦調制濾波器、離散傅里葉變換調制濾波器和多相濾波器[15],本文采用離散傅里葉變換調制濾波器和多相濾波器構成的低通濾波器組;最后,輸出包含實部與虛部的復包絡信號,供后續系統專用信號處理算法使用。

設置某系統信號工作頻率f0=80 kHz,采樣率fs=400 kHz,帶寬B=30 kHz,正交解調參數為cos(N·2·π·f0/fs),sin(N·2·π·f0/fs);低通濾波參數fs=400 kHz,fpass=15 kHz,fstop=30 kHz,Apass=1 dB,Astop=60 dB,階數共54階。利用MATLAB為該多通道數字接收機仿真產生峰峰值Vpp=2 V的線性調頻(Linear Frequency Modulation,LFM)信號,如圖4所示,該波形也將作為后續FPGA實現信號預處理功能測試時同一激勵信號。

圖4 LFM信號波形圖

正交解調系數預先儲存在2個只讀存儲器(ROM)中,使cos系數、sin系數和通道數據在實數乘法器中相乘,分別輸出串行的I路和Q路數據。

FIR濾波器采用多通道工作方式,把MATLAB中設計的低通濾波器參數,得到的脈沖響應系數保存成文件,導入FIR核。通過低通濾波處理后,得到基帶信號的實部和虛部數據,如圖5所示。

圖5 仿真輸出的基帶信號的實部和虛部數據

仿真輸出的基帶信號是為系統專用信號處理平臺所需數據形式做準備,仿真生成的LFM信號即為模擬傳感器信號形式,觀測數字接收機采集轉換的數據是否滿足后續信號處理的需要。

3 測試結果及分析

為了驗證某型測控系統中數字接收機的性能,對照該型測控系統的性能指標,在實驗室條件下對數字接收機開展相關性能測試,主要包括固定增益、幅頻響應、相位一致性,短路噪聲和信號預處理效果等開展測試并給出實測效果。

3.1 幅頻響應及相位一致性測試

信號源平臺輸入頻率為100 kHz正弦信號,增益控制信號設置為0 dB,數字接收機正常工作,通過調試顯控軟件同步接收96路信號源產生的信號,通過MATLAB 分析所有通道幅頻響應及相位一致性,如圖6所示。

圖6 96通道幅頻響應及相位一直性測試框圖

衰減器為自制,-40 dB衰減,各通道信號幅度均采用有效值測量,定義幅度dB=20lg(vrms),電壓增益dB=20lg(vo/vi)。為滿足某測控系統帶寬和工作頻率測試要求,設置信號調理模塊輸入電壓峰峰值為300 mV,-40 dB衰減,TVG=0 dB,測試頻點依次為:80,85,90,91,92,92.5,93,93.5,94,95,96,97,98,99,100,101,102,103,104,105,106,106.5,107,107.5,108,109,110,115,120(kHz)。數字接收機應能滿足(92.5±1)～(107.5±1) kHz內3 dB起伏,帶外衰減35 dB。96通道幅頻響應測試結果如圖7所示。

圖7 96通道幅頻響應測試結果

從圖7可以看出,96通道接收到的信號均經過信號調理模塊,其可將小信號放大到所需幅度,而其中的濾波器設計可濾去所須頻帶以外的干擾和噪聲,本文闡述的某測控系統往往是多通道的,且大多需要專用的信號處理算法,對信號調理模塊的頻率響應要求很高,接收機滿足放大倍數從最大值下降3 dB的頻率寬度,且在通頻帶內起伏不超過3 dB,而通頻帶范圍之外的噪聲和干擾能被迅速有效地抑制。其測試結果表明,在帶內92.5～107.5 kHz各通道滿足3 dB起伏,帶外衰減35 dB的系統技術要求。

同樣的,數字接收機輸入端加頻率為100 kHz、信號調理模塊輸入信號參數設置為電壓100 mVpp,40 dB衰減,增益控制信號為0 dB。數字接收機應能滿足系統要求的96路接收相位差小于10°。96通道相位一致性測試結果如圖8所示。

圖8 96通道相位一致性測試結果

相位差為系統中心頻率處各個通道之間的相位之差,以信號調理模塊第1路信號的相位值作為基準,其他通道的相位減去基準相位得到標準差,以標準差來判斷所有通道的相位一致性。相位一致性分析針對鄰近的3個通道進行,即通過程序尋找到對準發射信號的通道序號N。此時,該通道對應的采集信號幅度最大,通過分析通道N與N-1,N與N+1之間的相位差,挑出存在相位差超過10°的通道,保證96通道的相位差滿足某測控系統信號處理算法對所有通道相位差的技術要求,該測控系統才能拾取回波信號后滿足單機性能。測試結果表明,數字接收機的96通道均滿足接收相位差小于10°的技術要求。

3.2 短路噪聲測試

為驗證數字接收機的電路噪聲和對外部噪聲環境的適應水平,開展短路噪聲測試。將所有通道短路,實驗室條件下用MATLAB分析顯控軟件接收到的數據。需要考慮各通道的增益,以折算至輸入端。設置增益控制信號為0 dB,輸入端短路,數字接收機短路噪聲測試框圖如圖9所示。

圖9 數字接收機短路噪聲測試框圖

測試中定義:輸入端短路噪聲有效值=輸出端噪聲有效值/總的放大倍數;輸入端短路噪聲分貝值=20lg(輸入端短路噪聲有效值)。測試過程采用公式

短路噪聲分貝值=10lg(功率)-固定增益-增益控制信號分貝數

來計算各通道短路噪聲,數字接收機短路噪聲測試結果如圖10所示。

圖10 數字接收機短路噪聲測試結果

根據某測控系統設計方程,該測控系統的接收端的噪聲主要包括環境噪聲和自噪聲。為了工程上處理簡單,將環境噪聲統認為是時間平穩空間各向同性的,盡管這些噪聲的頻譜分量都隨頻率的降低而增大,但在工程處理時,已將接收機工作帶寬內的噪聲認為具有“白”的譜特性;而自噪聲主要來源電路設計的電噪聲,根據設計方程對電噪聲和環境噪聲進行底噪聲指標分配,根據某型測控系統指標,計算出的該數字接收機的短路噪聲應小于-120 dB,需要對該數字接收機的電路噪聲進行測試,即在輸入端短路情況下測試該數字接收機的短路噪聲。測試結果表明,該數字接收機的所有96通道的短路噪聲水平均小于-120 dB,滿足數字接收機指標要求。

3.3 固定增益測試

數字接收機的固定增益是為了滿足某型測控系統對測距精度誤差補償的要求設置的性能指標,用于判斷數字接收機是否可對不同距離上的信號強度進行同等補償,本質上是數字接收機是否具備接收微弱信號的能力,即接收機輸出信噪比相對于輸入信噪比提高的倍數。輸入噪聲越小,固定增益越大,且接收機放大倍數越大,則在接收機輸入端能夠接收到的最小信號越小,在相同發射等級條件下,接收機固定增益越大的則測控系統的作用距離就越遠。實驗室測試時,信號源輸入相應中心頻率的單頻等幅電報通信(Continuous Wave,CW)信號,設置不同的增益控制信號幅值,判斷測量增益改變值是否和增益控制信號幅值一致,測試框圖和幅頻響應測試框圖一致。

數字接收機輸入端加頻率為100 kHz、信號調理模塊輸入電壓峰峰值為100 mV,衰減器設置-40 dB衰減,增益控制信號設置為0 dB,接收機應能滿足96路接收固定增益為(66±1)dB。數字接收機固定增益測試結果如圖11所示。

圖11 數字接收機固定增益測試結果

3.4 信號預處理功能測試

數字接收機的信號預處理功能是在高速FPGA上實現,前期已通過MATLAB仿真產生LFM信號,并對通過正交解調、低通濾波預處理算法轉換后的數據形式開展了仿真工作。根據數字接收機選用的ADC采集芯片的性能及工作模式,結合測控系統信號處理算法的需要,要求將ADC采集轉換的數據由16 bit實信號經正交解調、低通濾波等預處理為復信號,需要在FPGA上實現具備該功能的正交解調和低通濾波功能。在信號采集預處理模塊FPGA實現時,采用FPGA專用的IP運算核,將MATLAB產生的設計參數預置入IP運算核中,設置每路信號為峰峰值Vpp=2 V的LFM信號,量化為16位定點數,記作signal 16=signal.*32767,正交解調參數也量化為16位定點數,正交解調后,取高16位,同時,低通濾波參數也量化為16位定點數,低通濾波后,甩掉低14位,輸出復包絡信號實部,得到系統專用信號處理算法所需的基帶信號實部和虛部數據形式,如圖12所示。

圖12 數字接收機轉換的基帶信號實部虛部測試結果(FPGA)

此外,通過FPGA自帶的仿真調試軟件,觀察數字接收機所有通道數據轉換后各通道的實部虛部值,得到部分通道測試結果,如圖13所示。

圖13 部分通道轉換的基帶信號實部虛部測試結果(FPGA)

測試結果表明,該型數字接收機所有96通道轉換后的基帶信號的實部虛部與MATLAB仿真結果一致,說明信號預處理滿足某型測控系統中專用算法對信號數據格式的要求。

4 結束語

提出了一種多通道數字接收機的設計方法,并對某型測控系統中的數字接收機開展了相關性能指標測試,給出了實測結果。該方案已成功應用于某型測距設備,表明了該方案具備有效性和通用性。同時,針對其他測控系統而言,該方案可在不改動關鍵可編程邏輯器件的硬件基礎之上,修改相關邏輯代碼參數,開發針對性更強的算法邏輯,為特定功能的測控系統性能設計提供扎實的技術支撐和設計參考。