8 位高速低功耗流水線型ADC 優(yōu)化設(shè)計(jì)研究

黃 瑋，謝亞偉，居水榮

（江蘇信息職業(yè)技術(shù)學(xué)院，江蘇 無(wú)錫 214153）

流水線型構(gòu)架的高速低功耗模擬數(shù)字轉(zhuǎn)換器（Analog to Digital Converter，ADC），被廣泛應(yīng)用在圖像視頻處理和無(wú)線通訊等領(lǐng)域中，對(duì)這類ADC 來(lái)說(shuō)，功耗、性噪比、精度和芯片面積等是其主要的性能指標(biāo)[1-4]。

本文介紹了一種基于0.18 μm 工藝的8 位、采樣速率為80 MHz 的流水線型ADC 設(shè)計(jì)中的關(guān)鍵技術(shù)。設(shè)計(jì)了精簡(jiǎn)且高效的數(shù)字校準(zhǔn)和輸出寄存模塊，用來(lái)消除流水線型ADC 實(shí)現(xiàn)過(guò)程中各種因素對(duì)整個(gè)ADC性能指標(biāo)的影響，提高ADC 的精度和信噪比，降低ADC 的功耗和面積，使得該ADC 特別適合作為IP 被應(yīng)用在系統(tǒng)級(jí)芯片中，進(jìn)而可以廣泛應(yīng)用于儀器儀表、超聲系統(tǒng)、高分辨率圖像處理和高清晰度電視等場(chǎng)合。

1 8 位Pipelined-ADC 整體優(yōu)化設(shè)計(jì)思想

圖1 是本文8 位高速低功耗流水線型ADC 的結(jié)構(gòu)框圖。

圖1 流水線型ADC 結(jié)構(gòu)框圖

該流水線型ADC 包括了偏置產(chǎn)生、帶隙基準(zhǔn)、參考電壓產(chǎn)生、共模電壓產(chǎn)生、數(shù)字校準(zhǔn)和輸出寄存等外圍模塊以及虛線框里的轉(zhuǎn)換器模塊。

轉(zhuǎn)換器模塊是本ADC 的核心部分，主要由7 級(jí)子ADC 構(gòu)成，其結(jié)構(gòu)基本相似。為了減小流水線型ADC的整體功耗和面積，在第2 級(jí)至第6 級(jí)子ADC 的結(jié)構(gòu)設(shè)計(jì)中采用了逐級(jí)縮放技術(shù)，在滿足整體ADC 性能的情況下，后幾級(jí)的開(kāi)關(guān)管尺寸、電容和放大器的性能等較第1 級(jí)都有所降低。

每一級(jí)子ADC 的工作過(guò)程都是類似的。首先是對(duì)輸入信號(hào)進(jìn)行采樣和保持，保持的信號(hào)被1.5 位快閃ADC 轉(zhuǎn)換成數(shù)字信號(hào)；然后通過(guò)相乘DAC 將其轉(zhuǎn)換成模擬信號(hào)，這個(gè)模擬信號(hào)與保持信號(hào)相減求余量，余量被一個(gè)運(yùn)算增益放大器放大后送到下一級(jí)。當(dāng)?shù)谝患?jí)子ADC 處理當(dāng)前的輸入信號(hào)時(shí)，第二級(jí)子ADC 處理第一級(jí)ADC 放大之后的差值，接下去每級(jí)子ADC 采用相同的方式流水線地處理。

圖1 所示的流水線性ADC 結(jié)構(gòu)與筆者所開(kāi)發(fā)的上一代產(chǎn)品相比，主要是進(jìn)行了以下幾個(gè)方面的優(yōu)化設(shè)計(jì)。

1.1 采樣保持電路的優(yōu)化設(shè)計(jì)

采樣保持電路是流水線型ADC 的第一級(jí)，該結(jié)構(gòu)在等時(shí)間間隔對(duì)模擬信號(hào)進(jìn)行采樣，并將采樣得到信號(hào)保持供后級(jí)電路量化，從而實(shí)現(xiàn)流水線處理輸入信號(hào)的模式，因此，采樣保持電路對(duì)整個(gè)流水線型ADC的精度起到了決定性作用。

本文所介紹的ADC 中采用了如圖2 所示的電容翻轉(zhuǎn)采樣保持電路，這種結(jié)果能夠得到更低的噪聲和更高的精度。

圖2 電容翻轉(zhuǎn)采樣保持電路

通過(guò)對(duì)上述采樣保持電路中的采樣電容進(jìn)行優(yōu)化，減小了整個(gè)ADC 的功耗和芯片面積。

另外，對(duì)上述采樣電路中的自舉電路進(jìn)行了優(yōu)化設(shè)計(jì)，只使用一個(gè)電容就可以實(shí)現(xiàn)柵壓自舉開(kāi)關(guān)功能，這種結(jié)構(gòu)非常有利于改善整個(gè)ADC 的功耗和芯片面積。

1.2 子ADC 中動(dòng)態(tài)比較器的優(yōu)化設(shè)計(jì)

圖1 中每一級(jí)子ADC 中的動(dòng)態(tài)比較器是將前一級(jí)處理輸出的模擬信號(hào)量化成數(shù)字位，該比較器的設(shè)計(jì)將會(huì)影響整個(gè)ADC 的性能。

本文所介紹的ADC 對(duì)該比較器進(jìn)行了優(yōu)化設(shè)計(jì)，采用了圖3 所示結(jié)構(gòu)精簡(jiǎn)的比較器，進(jìn)一步對(duì)芯片的面積減小和功耗進(jìn)行了優(yōu)化。

圖3 結(jié)構(gòu)精簡(jiǎn)的動(dòng)態(tài)比較器

1.3 數(shù)字校準(zhǔn)和輸出模塊的優(yōu)化設(shè)計(jì)

對(duì)每一級(jí)子ADC 的輸出需要經(jīng)過(guò)一個(gè)數(shù)字校準(zhǔn)和輸出寄存模塊，這個(gè)模塊用來(lái)消除實(shí)際電路實(shí)現(xiàn)過(guò)程中的各種因素對(duì)整個(gè)流水線型ADC 性能的影響，從而得到在某一時(shí)刻輸入所對(duì)應(yīng)的高精度數(shù)字輸出。上一代中，針對(duì)各級(jí)輸出編碼設(shè)計(jì)了延時(shí)同步和專門的數(shù)字糾錯(cuò)電路，沒(méi)有進(jìn)行級(jí)間校準(zhǔn)的共享；另外，由于前面比較器設(shè)計(jì)方面的原因?qū)е略跀?shù)字校準(zhǔn)前，還需要進(jìn)行碼型的轉(zhuǎn)換，電路結(jié)構(gòu)較為復(fù)雜。因此，數(shù)字校準(zhǔn)和輸出寄存模塊成為流水線型ADC 設(shè)計(jì)中的一個(gè)非常重要的關(guān)鍵技術(shù)，對(duì)該模塊的總體設(shè)計(jì)要求是電路結(jié)構(gòu)要盡量簡(jiǎn)單，算法要合理，以保證整個(gè)ADC 的精度。

因此，本文將圍繞這一關(guān)鍵技術(shù)對(duì)上一代ADC 產(chǎn)品進(jìn)行優(yōu)化設(shè)計(jì)，以提升該ADC 芯片的性能。

2 數(shù)字校準(zhǔn)和輸出寄存模塊的設(shè)計(jì)

2.1 1.5 位數(shù)字校準(zhǔn)的算法原理

本文流水線ADC 采用1.5 位每級(jí)的錯(cuò)位相加法進(jìn)行數(shù)字校準(zhǔn)，這種算法能最大程度地消除各子級(jí)電路比較器失調(diào)引起的非線性誤差，簡(jiǎn)化數(shù)字校準(zhǔn)電路復(fù)雜度，提高整體ADC 的精度。每級(jí)1.5 位結(jié)構(gòu)只能輸出00、01、10 這3 種數(shù)字碼，每級(jí)在電路只需要2 個(gè)比較器，且在模數(shù)轉(zhuǎn)換過(guò)程中只需由參考電壓模塊提供的2 個(gè)判決電平。每級(jí)1.5 位結(jié)構(gòu)的輸入、輸出傳遞函數(shù)關(guān)系為[5]

式中：Vi為輸入模擬信號(hào)，Vo為輸出余量電壓模擬信號(hào)，輸出信號(hào)作為下一級(jí)的輸入并繼續(xù)遵循該轉(zhuǎn)換曲線，Di（i=0，1，2）為不同輸入信號(hào)對(duì)應(yīng)的數(shù)字輸出碼。

根據(jù)傳輸函數(shù)可得每級(jí)1.5 位結(jié)構(gòu)理想輸入、輸出轉(zhuǎn)換曲線如圖4（a）所示。

圖4 每級(jí)1.5 位結(jié)構(gòu)輸入輸出轉(zhuǎn)換曲線

為了說(shuō)明每級(jí)1.5 位結(jié)構(gòu)對(duì)比較器失調(diào)影響的消除，考慮比較器失調(diào)時(shí)的非理想輸入輸出轉(zhuǎn)換曲線如圖4（b）所示，由于失調(diào)使得轉(zhuǎn)換曲線的跳變電壓向參考電壓的兩端移動(dòng)，并且錯(cuò)誤碼會(huì)傳遞到下級(jí)并與下級(jí)的高位相加進(jìn)行校準(zhǔn)。圖中本級(jí)產(chǎn)生兩位未校準(zhǔn)數(shù)字碼（uncorrected codes），其中，低位需要與下一級(jí)校準(zhǔn)后的高位（correction bit）相加，得到進(jìn)行校準(zhǔn)后的已校正碼（corrected codes）。可以發(fā)現(xiàn)，只要失調(diào)電壓在-Vref/4 到Vref/4 之間，數(shù)字校準(zhǔn)電路都可以得到與兩位全并行ADC 理想情況相同的數(shù)字碼。

每級(jí)1.5 位算法的分析過(guò)程說(shuō)明數(shù)字校準(zhǔn)算法非常簡(jiǎn)單，圖5 為本文設(shè)計(jì)的8 位流水線型ADC 對(duì)應(yīng)的數(shù)字校準(zhǔn)算法，可以看出只需要將每級(jí)的未校準(zhǔn)數(shù)字碼兩兩錯(cuò)位相加即可得到最終的正確量化數(shù)字碼。誤差一級(jí)一級(jí)往下傳遞直至最后一級(jí)的高位為止，最后一級(jí)的最后一位沒(méi)有數(shù)字校準(zhǔn)過(guò)程，因而最后子級(jí)為每級(jí)2 位的轉(zhuǎn)換曲線，需要3 個(gè)比較器直接獲得2 位正確的數(shù)字碼。

圖5 本文ADC 所采用的數(shù)字校正算法

2.2 數(shù)字校準(zhǔn)和輸出寄存模塊的仿真結(jié)果

由于流水線共7 級(jí)，每級(jí)輸出2 位，共有14 位輸入進(jìn)行錯(cuò)位相加，得到8 位輸出數(shù)據(jù)。假如將14 位所有可能組合加到數(shù)字校準(zhǔn)模塊，觀察8 位輸出結(jié)果，這將是一個(gè)龐大而繁瑣的工作。這里通過(guò)對(duì)整體ADC 進(jìn)行瞬態(tài)仿真，其中第1 級(jí)和第2 級(jí)錯(cuò)位相加的情況如圖6 所示。由于每級(jí)的數(shù)字校準(zhǔn)模塊都是基本單元的復(fù)制，由此可以推斷整個(gè)數(shù)字校準(zhǔn)是正確的。

圖6 第1 級(jí)和第2 級(jí)錯(cuò)位相加仿真示意圖

3 ADC 設(shè)計(jì)和實(shí)測(cè)結(jié)果

3.1 整體仿真結(jié)果及版圖

以上ADC 基于0.18 μm 工藝平臺(tái)設(shè)計(jì)。對(duì)整個(gè)Pipeline ADC 進(jìn)行整體的瞬態(tài)仿真，仿真條件為電源AVDD=1.8 V，采樣頻率Fs=80 MHz，采樣點(diǎn)數(shù)N=64，共模電壓Vcm=900 mV，正參考電壓Vrefp=1.275 V，負(fù)參考電壓Vrefn=0.525 V。輸入信號(hào)頻率Fin=36.25 MHz，振幅A=1.5 V。在完成瞬態(tài)仿真后，再將理想ADC 輸出進(jìn)行快速傅里葉變換，結(jié)果如圖7 所示。通過(guò)MATLAB軟件處理數(shù)據(jù)計(jì)算得到，在輸入信號(hào)頻率為Fs=36.25 MHz 時(shí)，信噪比SNR 為49.9 dB，有效位數(shù)ENOB 接近8 bits。

圖7 8 位ADC 頻譜圖

圖8 為8 位Pipelined ADC 的版圖，重點(diǎn)優(yōu)化設(shè)計(jì)了采樣保持電路、數(shù)字校準(zhǔn)電路2 部分內(nèi)容，核心部分面積僅為0.50 mm2。

圖8 8 位流水線型ADC 的版圖

3.2 實(shí)際測(cè)試結(jié)果

以上ADC 經(jīng)過(guò)加工后實(shí)際測(cè)試的結(jié)果：功耗電流18 mA；在80 MHz 采樣率、36.25 MHz 輸入信號(hào)下，信噪比SNR 可達(dá)到49.6 dB，有效位數(shù)也可以接近8 bits。這些指標(biāo)的測(cè)試過(guò)程和結(jié)果都非常穩(wěn)定。

3.3 與上一代產(chǎn)品的對(duì)比

通過(guò)優(yōu)化設(shè)計(jì)，本文中ADC 的性能指標(biāo)不管是從仿真還是從實(shí)測(cè)情況看都優(yōu)于作者所研發(fā)的上一代產(chǎn)品，主要體現(xiàn)在信噪比和有效位數(shù)這2 個(gè)ADC 的動(dòng)態(tài)性能指標(biāo)上，尤其是本次優(yōu)化設(shè)計(jì)后的測(cè)試將上一代產(chǎn)品11.25 MHz 的輸入信號(hào)頻率提高到了36.25 MHz，在這種情況下，動(dòng)態(tài)性能指標(biāo)還能夠達(dá)到較高的水平，體現(xiàn)了本次優(yōu)化的有效性。ADC 精度的提升主要原因是采用了前端專用保持電路和柵壓自舉開(kāi)關(guān)，另外改進(jìn)了數(shù)字校準(zhǔn)的算法和電路結(jié)構(gòu)；尤其重要的是解決了上一代產(chǎn)品中測(cè)試結(jié)果不穩(wěn)定的缺點(diǎn)，使得該ADC的設(shè)計(jì)具有更加明顯的實(shí)用價(jià)值。

本文中ADC 經(jīng)過(guò)優(yōu)化后功耗也比較低，在1.8 V下，其功耗電流只有18 mA，主要因素是在優(yōu)化過(guò)程中采用了結(jié)構(gòu)簡(jiǎn)單的動(dòng)態(tài)比較器，降低了比較器的功耗；另外，通過(guò)精確設(shè)計(jì)采樣電容，也使得功耗有所降低。

最后，這個(gè)ADC的芯片面積進(jìn)一步縮小，只有0.5 mm2，因?yàn)樵诒敬蝺?yōu)化中在數(shù)字校準(zhǔn)部分等盡量采用結(jié)構(gòu)簡(jiǎn)單的設(shè)計(jì)，使該ADC 更加適合于作為IP 被片上系統(tǒng)（SOC）集成電路所反復(fù)使用。

4 結(jié)論

本文介紹了一種8 位、基于0.18 μm 工藝平臺(tái)、采樣率為80 MHz 的高速流水線性ADC 的優(yōu)化設(shè)計(jì)。在優(yōu)化設(shè)計(jì)過(guò)程中，通過(guò)設(shè)計(jì)新穎的采樣保持電路、合理選擇電容和采用柵壓自舉開(kāi)關(guān)，并選擇合適的動(dòng)態(tài)比較器電路結(jié)構(gòu)，使得該ADC 具有較小的功耗和芯片面積；通過(guò)使用簡(jiǎn)化和高效的數(shù)字校準(zhǔn)模塊，使得ADC 的精度和信噪比較高，并進(jìn)一步降低了芯片面積和功耗，從而使得本文中的ADC 更加適合作為SOC 中的IP 使用。