8 位高速低功耗流水線型ADC 優化設計研究

黃 瑋，謝亞偉，居水榮

（江蘇信息職業技術學院，江蘇 無錫 214153）

流水線型構架的高速低功耗模擬數字轉換器（Analog to Digital Converter，ADC），被廣泛應用在圖像視頻處理和無線通訊等領域中，對這類ADC 來說，功耗、性噪比、精度和芯片面積等是其主要的性能指標[1-4]。

本文介紹了一種基于0.18 μm 工藝的8 位、采樣速率為80 MHz 的流水線型ADC 設計中的關鍵技術。設計了精簡且高效的數字校準和輸出寄存模塊，用來消除流水線型ADC 實現過程中各種因素對整個ADC性能指標的影響，提高ADC 的精度和信噪比，降低ADC 的功耗和面積，使得該ADC 特別適合作為IP 被應用在系統級芯片中，進而可以廣泛應用于儀器儀表、超聲系統、高分辨率圖像處理和高清晰度電視等場合。

1 8 位Pipelined-ADC 整體優化設計思想

圖1 是本文8 位高速低功耗流水線型ADC 的結構框圖。

圖1 流水線型ADC 結構框圖

該流水線型ADC 包括了偏置產生、帶隙基準、參考電壓產生、共模電壓產生、數字校準和輸出寄存等外圍模塊以及虛線框里的轉換器模塊。

轉換器模塊是本ADC 的核心部分，主要由7 級子ADC 構成，其結構基本相似。為了減小流水線型ADC的整體功耗和面積，在第2 級至第6 級子ADC 的結構設計中采用了逐級縮放技術，在滿足整體ADC 性能的情況下，后幾級的開關管尺寸、電容和放大器的性能等較第1 級都有所降低。

每一級子ADC 的工作過程都是類似的。首先是對輸入信號進行采樣和保持，保持的信號被1.5 位快閃ADC 轉換成數字信號；然后通過相乘DAC 將其轉換成模擬信號，這個模擬信號與保持信號相減求余量，余量被一個運算增益放大器放大后送到下一級。當第一級子ADC 處理當前的輸入信號時，第二級子ADC 處理第一級ADC 放大之后的差值，接下去每級子ADC 采用相同的方式流水線地處理。

圖1 所示的流水線性ADC 結構與筆者所開發的上一代產品相比，主要是進行了以下幾個方面的優化設計。

1.1 采樣保持電路的優化設計

采樣保持電路是流水線型ADC 的第一級，該結構在等時間間隔對模擬信號進行采樣，并將采樣得到信號保持供后級電路量化，從而實現流水線處理輸入信號的模式，因此，采樣保持電路對整個流水線型ADC的精度起到了決定性作用。

本文所介紹的ADC 中采用了如圖2 所示的電容翻轉采樣保持電路，這種結果能夠得到更低的噪聲和更高的精度。

圖2 電容翻轉采樣保持電路

通過對上述采樣保持電路中的采樣電容進行優化，減小了整個ADC 的功耗和芯片面積。

另外，對上述采樣電路中的自舉電路進行了優化設計，只使用一個電容就可以實現柵壓自舉開關功能，這種結構非常有利于改善整個ADC 的功耗和芯片面積。

1.2 子ADC 中動態比較器的優化設計

圖1 中每一級子ADC 中的動態比較器是將前一級處理輸出的模擬信號量化成數字位，該比較器的設計將會影響整個ADC 的性能。

本文所介紹的ADC 對該比較器進行了優化設計，采用了圖3 所示結構精簡的比較器，進一步對芯片的面積減小和功耗進行了優化。

圖3 結構精簡的動態比較器

1.3 數字校準和輸出模塊的優化設計

對每一級子ADC 的輸出需要經過一個數字校準和輸出寄存模塊，這個模塊用來消除實際電路實現過程中的各種因素對整個流水線型ADC 性能的影響，從而得到在某一時刻輸入所對應的高精度數字輸出。上一代中，針對各級輸出編碼設計了延時同步和專門的數字糾錯電路，沒有進行級間校準的共享；另外，由于前面比較器設計方面的原因導致在數字校準前，還需要進行碼型的轉換，電路結構較為復雜。因此，數字校準和輸出寄存模塊成為流水線型ADC 設計中的一個非常重要的關鍵技術，對該模塊的總體設計要求是電路結構要盡量簡單，算法要合理，以保證整個ADC 的精度。

因此，本文將圍繞這一關鍵技術對上一代ADC 產品進行優化設計，以提升該ADC 芯片的性能。

2 數字校準和輸出寄存模塊的設計

2.1 1.5 位數字校準的算法原理

本文流水線ADC 采用1.5 位每級的錯位相加法進行數字校準，這種算法能最大程度地消除各子級電路比較器失調引起的非線性誤差，簡化數字校準電路復雜度，提高整體ADC 的精度。每級1.5 位結構只能輸出00、01、10 這3 種數字碼，每級在電路只需要2 個比較器，且在模數轉換過程中只需由參考電壓模塊提供的2 個判決電平。每級1.5 位結構的輸入、輸出傳遞函數關系為[5]

式中：Vi為輸入模擬信號，Vo為輸出余量電壓模擬信號，輸出信號作為下一級的輸入并繼續遵循該轉換曲線，Di（i=0，1，2）為不同輸入信號對應的數字輸出碼。

根據傳輸函數可得每級1.5 位結構理想輸入、輸出轉換曲線如圖4（a）所示。

圖4 每級1.5 位結構輸入輸出轉換曲線

為了說明每級1.5 位結構對比較器失調影響的消除，考慮比較器失調時的非理想輸入輸出轉換曲線如圖4（b）所示，由于失調使得轉換曲線的跳變電壓向參考電壓的兩端移動，并且錯誤碼會傳遞到下級并與下級的高位相加進行校準。圖中本級產生兩位未校準數字碼（uncorrected codes），其中，低位需要與下一級校準后的高位（correction bit）相加，得到進行校準后的已校正碼（corrected codes）。可以發現，只要失調電壓在-Vref/4 到Vref/4 之間，數字校準電路都可以得到與兩位全并行ADC 理想情況相同的數字碼。

每級1.5 位算法的分析過程說明數字校準算法非常簡單，圖5 為本文設計的8 位流水線型ADC 對應的數字校準算法，可以看出只需要將每級的未校準數字碼兩兩錯位相加即可得到最終的正確量化數字碼。誤差一級一級往下傳遞直至最后一級的高位為止，最后一級的最后一位沒有數字校準過程，因而最后子級為每級2 位的轉換曲線，需要3 個比較器直接獲得2 位正確的數字碼。

圖5 本文ADC 所采用的數字校正算法

2.2 數字校準和輸出寄存模塊的仿真結果

由于流水線共7 級，每級輸出2 位，共有14 位輸入進行錯位相加，得到8 位輸出數據。假如將14 位所有可能組合加到數字校準模塊，觀察8 位輸出結果，這將是一個龐大而繁瑣的工作。這里通過對整體ADC 進行瞬態仿真，其中第1 級和第2 級錯位相加的情況如圖6 所示。由于每級的數字校準模塊都是基本單元的復制，由此可以推斷整個數字校準是正確的。

圖6 第1 級和第2 級錯位相加仿真示意圖

3 ADC 設計和實測結果

3.1 整體仿真結果及版圖

以上ADC 基于0.18 μm 工藝平臺設計。對整個Pipeline ADC 進行整體的瞬態仿真，仿真條件為電源AVDD=1.8 V，采樣頻率Fs=80 MHz，采樣點數N=64，共模電壓Vcm=900 mV，正參考電壓Vrefp=1.275 V，負參考電壓Vrefn=0.525 V。輸入信號頻率Fin=36.25 MHz，振幅A=1.5 V。在完成瞬態仿真后，再將理想ADC 輸出進行快速傅里葉變換，結果如圖7 所示。通過MATLAB軟件處理數據計算得到，在輸入信號頻率為Fs=36.25 MHz 時，信噪比SNR 為49.9 dB，有效位數ENOB 接近8 bits。

圖7 8 位ADC 頻譜圖

圖8 為8 位Pipelined ADC 的版圖，重點優化設計了采樣保持電路、數字校準電路2 部分內容，核心部分面積僅為0.50 mm2。

圖8 8 位流水線型ADC 的版圖

3.2 實際測試結果

以上ADC 經過加工后實際測試的結果：功耗電流18 mA；在80 MHz 采樣率、36.25 MHz 輸入信號下，信噪比SNR 可達到49.6 dB，有效位數也可以接近8 bits。這些指標的測試過程和結果都非常穩定。

3.3 與上一代產品的對比

通過優化設計，本文中ADC 的性能指標不管是從仿真還是從實測情況看都優于作者所研發的上一代產品，主要體現在信噪比和有效位數這2 個ADC 的動態性能指標上，尤其是本次優化設計后的測試將上一代產品11.25 MHz 的輸入信號頻率提高到了36.25 MHz，在這種情況下，動態性能指標還能夠達到較高的水平，體現了本次優化的有效性。ADC 精度的提升主要原因是采用了前端專用保持電路和柵壓自舉開關，另外改進了數字校準的算法和電路結構；尤其重要的是解決了上一代產品中測試結果不穩定的缺點，使得該ADC的設計具有更加明顯的實用價值。

本文中ADC 經過優化后功耗也比較低，在1.8 V下，其功耗電流只有18 mA，主要因素是在優化過程中采用了結構簡單的動態比較器，降低了比較器的功耗；另外，通過精確設計采樣電容，也使得功耗有所降低。

最后，這個ADC的芯片面積進一步縮小，只有0.5 mm2，因為在本次優化中在數字校準部分等盡量采用結構簡單的設計，使該ADC 更加適合于作為IP 被片上系統（SOC）集成電路所反復使用。

4 結論

本文介紹了一種8 位、基于0.18 μm 工藝平臺、采樣率為80 MHz 的高速流水線性ADC 的優化設計。在優化設計過程中，通過設計新穎的采樣保持電路、合理選擇電容和采用柵壓自舉開關，并選擇合適的動態比較器電路結構，使得該ADC 具有較小的功耗和芯片面積；通過使用簡化和高效的數字校準模塊，使得ADC 的精度和信噪比較高，并進一步降低了芯片面積和功耗，從而使得本文中的ADC 更加適合作為SOC 中的IP 使用。