表貼型低抖動晶體振蕩器的研究

蘇章站,方修成,鄧福龍

(江蘇上頻高新科技有限公司,江蘇 無錫 214000)

0 引言

當今時代,速度就等同于效率,不管是人還是機器,都要在日常生活中處理日益增多的數據信息,如果沒有良好的狀態和效率,就無法完成工作任務。晶體振蕩器作為一種常見的電路元件,它的主要功能就是利用自身的壓電效應和頻率振蕩,通電后接連其他元件,讓產品各個系統發揮協同效果。因此,從某種角度來說,晶體振蕩器的抖動頻率和降噪功能決定了產品的性能。本文對于晶體振蕩器的電路中的噪聲來源進行分析,以一種表貼型低抖動晶體振蕩器為例,明晰其設計原理的基礎上,對噪聲特性進行優化,設計出高Q值諧振器。實驗證明,該方案能有效地提高低抖動晶體振蕩器降噪能力,優化起振性能。

1 晶體振蕩器相位噪聲問題

對晶體振蕩器而言,相位噪聲是一項非常重要的性能特征,它對晶振的輸出頻率穩定性影響非常大,一般情況下,相位噪聲越小,則表示晶振性能越好,輸出信號穩定性越高。如何降低相噪是未來的產品發展方向。

2 晶體振蕩器相位降噪設計思路

針對晶體振蕩器相位噪聲問題,參考萬文杰等[1]研究成果,想要降低相位噪聲,就要確保石英晶振振蕩振動電路的Q值。晶體振蕩器的Q值越高,振蕩電路的電阻損耗越小,振蕩環路的Q值越高。設備降噪是必須的,選擇具有低噪聲指數NF和閃爍轉折頻率的器件,以減少半導體噪聲,例如:熱噪聲、散粒噪聲和閃爍噪聲。

除此之外,電路的倍頻會導致相位噪聲惡化,由于噪聲特性是信號電平與噪聲功率之間的相對值,信號電平越高,則越有利。此外,放置旁路電容器,也能夠抑制電源噪聲。本文將對上述方法進行論證,分析其是否能夠優化晶振相噪性能。

3 低抖動晶體振蕩器的設計

本文介紹了一種低抖動表貼型晶體振蕩器相位噪聲評估方法。文章通過對振蕩電路中的噪聲來源的分析,研究了諧振器的噪聲產生機理和改進方法;同時,研究低抖動振蕩電路,根據低抖動振蕩電路設計原理,對電路的噪聲特性進行優化。實驗結果表明,晶體振蕩器保證正常起振的情況下,抖動指標也得到提升。

3.1 諧振器內部噪聲分析

按照內部結構劃分,諧振器可分為有損和驅動電路兩種。驅動電路對諧振器的能量損失可進行補償,從而使諧振器的振動達到平衡。在一個振蕩器的內部,假設驅動電路不產生噪聲,只有一個噪聲源(電阻),想要分析其產生的噪聲特性[2],首先就要計算內部存儲能力。

圖1 振蕩電路

內部存儲能力公式為:

Estore=CVpp2/2

(1)

載波信號的電壓為:

Vsig2=Estore/C

(2)

由于振蕩器內部的噪聲電壓產生源是電阻在噪聲寬帶上作用導致,再加上晶體振蕩器的Q值較高,假設振蕩器兩端信號為理想波形。

那么,產生的噪聲電壓公式為:

(3)

則,信噪比公式如下:

信噪比SNR=Vsig2/RVsig2=KT/Estore

(4)

從公式4可看出,通過計算最小噪聲電壓和最大化電壓,可顯著提高信噪比。

而評價諧振器內的噪聲特性,需要引入Q值來計算。Q值被萬文杰等[1]定義為諧振器內部儲存能力與耗能(Pdiss)的比值。公式為:

Q=ωEstore/Pdiss

(5)

用公式(5)代入公式(4)中,能得出公式(6):

SNR=QPdiss/ωkT

(6)

由公式(6)可知,諧振器信噪比與Q值、功耗呈正向關系,和振蕩頻率呈相反關系。

公式(6)適用于低抖動晶體振蕩器,當Q值達到100 k以上,其與晶體設計參數計算公式為:

Q=ωL1R=2πKL×Kf×t2R×A

(7)

在公式(7)中,A代表電極,t代表晶體厚度,KL代表電感,KC為電容量。從公式(7)中可以看出,在同樣的制作工藝和原料的基礎上,Q值與晶體厚度呈正相關,和電極呈現負相關。

電極面積越大,也容易產生噪聲。這是因為由于電極面積大,距離基座的距離比較近,在振動過程中,傳遞信號會造成反射,減弱主振動,降低Q值。當電極面積越小,電阻就會增加,容易導致Q值降低。因此,需要合理設計電極,才能避免影響諧振器Q值。

本文以常見的30 MHz的晶體振蕩器為例,通過實驗和理論相結合的方法,進行設計。當諧振器的Q值超過110 k,電阻會下降至30 Ω,更容易起振。為確保設計的合理性,本文預先設定驅動電路在工作過程中,不會產生噪聲。為確保設計的精準性與合理性,應該避免其他零部件產生的噪聲值[3]。

3.2 低抖動晶體振蕩器的電路研究

本文選擇的低抖動晶體振蕩器主要包含6個模塊內容,分別是電路、振蕩電路、檢測電路、帶隙基準電路、輸出緩沖電路以及偏置電壓電路。工作效率為10～60 MHz,電壓范圍為1.3～3.6 V。

其中,帶隙基準電路主要是為芯片提供與外部電壓電源無關的參考電壓,與工藝角閾值呈正面關系。當輸出電壓隨著工藝角變化時,可穩定振蕩器的輸出級,提供更加穩定的偏置電壓。穩壓器可為振蕩器提供電源,有效降低電源噪聲,優化電源的抑制比。低壓差線性穩壓器具有低成本、低噪聲、低靜態電流等特性,一般配備1～2個旁路電容,占位較少。

線性穩壓器可實現特性的根本原因是內部調整管應用了P溝道場效應管,而不是常見的PNP晶體管。

P溝道場效應管無需電流驅動,可減少零部件本身的電流。同時,相較于PNP晶體管理,P管無需確保輸出和輸入電壓差,可避免飽和狀態影響輸出能力,只需要極小的電阻就能降低壓差。

因此,在低抖動晶體振蕩器的驅動電路中,本文使用了穩壓模塊,可優化芯片電壓的工作范圍,降低了因電源抖動產生的相位噪聲。在帶隙基準電路與穩壓電路中增加RC濾波,可抑制前者閃爍噪聲對于穩壓器的影響,可優化噪聲性能。

此外,偏置電壓電路可能產生電源抑制能力,優化噪聲性能,提高信號的輸出質量。在10～60 MHz的范圍內,振蕩器能夠為晶體提供不同的功率,從而輸出信號。包絡檢測電路按照輸出信號可以控制閾值電壓,當包絡大于閾值電壓時,就能輸出使能信號,激活電路。當偏置電壓產生電路做功時,輸出緩沖器可在恒定電流切換的環境下,提高嗓音抑制能力[4]。

3.3 實驗結果及研究趨勢

基于上文分析,本文所采用的晶體振蕩器的電路和諧振器,分別為驅動電路和30 MHz。晶體振蕩器產品經過真空包裝,全密封完好無損。經過對其進行驗證,得出結果。

該晶體振蕩器在-50～58 ℃頻率精準度可滿足設計的基礎要求,在連續給電300次時,起振頻率正常,沒有出現寄生共振的情況。一般來說,評價時鐘振動有3種指標:相位、周期和周期間。3種抖動可以相互轉化。受限于文章的篇幅,本文主要分析晶體振蕩器的相位抖動。其結果為191.1 fs(12～20 MHz)。這樣的設計結果,相較于一些國外的晶體振蕩器的抖動431.4 fs,更加優秀。因此,將其應用到相關行業中,具有一定的價值與意義。

目前,晶體振蕩器正朝著小型化、芯片化、集成化、低抖動等方向發展。隨著手機、PDA的廣泛應用,并在逐漸縮小尺寸、降低價格,對配套元件提出了新的要求,導致高容量標準振蕩器產品的封裝從7 mm×5 mm向5 mm×3.2 mm方向發展。另一個重要的方面是消費電子行業。現在,越來越多的年輕人喜歡各種各樣的數碼產品和IT產品。小巧和輕便是晶體振蕩器一個很重要的指標。因此,晶體振蕩器這一領域對于微型化、芯片化的需求表現最為強烈。每一種晶體振蕩器,都需要晶片,而晶片因為自身的結構和物理性質,在震動和碰撞中,更容易受到損傷。對于那些不需要太大體積的電子產品來說,微型化的晶體振蕩器的需求量也是與日俱增的。從產品發展的方向上看,目前,采用表貼型低抖動晶體振蕩器已成為行業發展的前沿方向。近幾年,我國的相關領域也取得了較大的成果。隨著我國近幾年通信行業的迅速發展,積極拓展低抖動晶體振蕩器,不僅可與國內的電子設備的發展趨勢相吻合,若能成功,還將具有巨大的市場前景。此外,如果用戶在國內購買這種產品,將會大大地簡化技術交流和售后服務問題,這對于縮短后續產品的研發和生產周期,保證供貨渠道是有利的。

4 結語

本文以一種表貼型低抖動晶體振蕩器為例,通過探討低抖動晶體振蕩器的噪聲特性,分析了低抖動晶體振蕩器電路的設計原理,提出了針對性的解決措施,使其降噪能力得到了提升。隨著晶體振蕩器行業的快速發展,為進一步推動我國通信、衛星測繪等相關行業發展,滿足行業設備起振的需求,國內相關企業要大力發展低抖動晶體振蕩器,擺脫對國外市場的依賴,形成本土化優勢,進而推動晶體振蕩器行業發展壯大。