基于FPGA 的電能質量采集模塊設計

趙 磊 趙 成 仝 霞 李雪城

（國網北京市電力公司客戶服務中心）

0 引言

隨著電力電子等設備投入電力系統中，其所具有的負荷非線性、非對稱性、沖擊性等特性向電力系統注入各種電磁干擾，對電力系統的電能質量和用戶設備的安全運行造成不良影響，甚至引發嚴重的安全生產事故。為保障用戶的用電質量，需要對電能進行及時準確的檢測，對電力系統運行時出現的不良狀況及時報警并記錄，以提供電網升級改造方案，限制強諧波源的投入，從而保障電力系統的經濟、可靠、安全、高效運行[1-2]。同時，國家采用一定標準，對功率因數偏低或電流諧波含量超標的電力用戶采用懲罰性電價這一國家政策的落實都離不開電力系統各個環路節點的及時有效檢測技術[3-4]。開發性能優良，功能完備，可靠性高的電能質量分析設備，對保障電力系統的經濟穩定運行，對用電設備的正常工作和工農業生產的持續高效，是具有重要意義的。本文設計了低噪聲、低溫漂信號放大電路，為消除FFT 引入的頻譜混疊現象，設計了抗混疊低通濾波電路，同時設計了基于FPGA 的采集信號模數轉換程序、頻率測量程序。

1 硬件電路設計

1.1 信號輸入電路

本系統精密電壓互感器采用LCTV31CE-2mA 型微型精密PT，其具有體積小，精度高，安裝方便的優點，同時是全封閉結構，機械性好，能適應惡劣環境，電壓隔離能力強。

其典型應用電路如圖1 所示，互感器采用0 負載互感線圈，電流輸入比為1：1，輸出端感應出相同的0～2mA 電流，經運算放大器OP07 轉化為電壓信號。電路中運放的應用提高了元器件的線性度，同時提高了輸出阻抗。電容C為補償電容，電網電壓經過互感器一、二次線圈變換時會產生一定程度的相位偏移，電容C可以起到相位補償作用。

圖1 LCTV31CE-2mA 典型應用電路

精密電流互感器采用LCTAHC-30A/30mA 型微型精密互感器CT，其具有立式穿芯，體積小，易于安裝等優點。互感器采用全封閉結構，機械性好，電壓隔離能力強。

1.2 信號放大電路

電流變比為1000：1，電壓互感器變比為1：1，其均為電流隔離性器件，將輸入輸出保持線性關系，輸出信號均為毫安級別。本設計采用運算放大器OP07組建模擬電路，對互感器輸出信號進行調整，以矯正因互感器線圈產生的相移，同時將毫安級別的信號線性放大到-5～5V 范圍內。其電路結構如圖2 所示。

圖2 電壓輸入電路

Rv為互感器的輸入限幅電路，Rv=220V/2mA，Cv，Rv2為相位調理電路，進行約10'的相位調整，Rv1、RPv的值可依據運放電路的虛短虛斷特性進行計算：Rv1+RPv=3.5V/2mA。RPv1用于調整運放產生的自激震蕩，如圖3 所示。

圖3 電流輸入電路

Ci，Ri2為相位調理電路，進行約20 '的相位調整，Ri1、RPi的值同樣可依據運放電路的虛短虛斷特性進行計算：Rv1+RPv=3.5V/15mA。

1.3 抗混疊低通濾波電路

為消除FFT 引入的頻譜混疊現象，需要設置低通濾波器。低通濾波器用于過濾掉輸入信號中高于截止頻率的信號成分，減小截止頻率以下信號成分的衰減，從而達到消除頻譜混疊及高頻干擾的目的。本系統采用二階低通濾波器，如圖4 所示。

圖4 模擬抗混疊濾波電路

本設計對最高50 次諧波進行采集，故采樣頻率為5000Hz，而截止頻率為采樣頻率的一半，應為2500Hz，此電路的截止頻率由下式計算出：

故實際值R1=410Ω、R2=1Ω、C1=C2=0.1μF。低通模擬抗混疊濾波電路會引起相位偏移，對于本設計中6 路信號均分別通過同樣的濾波電路，故產生的相位偏移可忽略不計。

2 FPGA 邏輯設計綜合

2.1 FPGA 設計流程

FPGA 開發是借助于EDA 工具對FPGA 芯片進行編輯的過程。FPGA 開發一般采用自頂向下或者自下向上的設計流程，對于大規模的設計一般采用自頂向下的設計流程。FPGA 的開發流程包括設計定義、設計輸入、功能仿真、邏輯綜合、前仿真、布局布線、后仿真、下載驗證這幾個主要部分[5-6]。FPGA設計流程如圖5 所示。

圖5 FPGA 設計流程圖

1）設計定義：是對FPGA 進行編程設定的依據，包括接口信號規格、時鐘頻率、時序要求、管腳分配等。

2）設計輸入：目前常用的設計輸入語言包含硬件描述語言（HDL）、原理圖輸入兩種方式。其中原理圖輸入方式較為直觀，早期應用比較廣泛，具有圖形化直觀、單元簡潔、功能明確等優點，但對于大規模集成電路系統的開發就顯得很困難。HDL 方式較為常用，是目前較大規模FPGA 設計中主要輸入方法，HDL 語言在描述狀態機、邏輯控制等方面使用方便，通過特定的綜合器，其描述的電路結構可以很好地實現。在IEEE 標準中HDL 有VHDL 和Verilog HDL 兩種形式，VHDL 數據類型豐富，適用于大型系統；Verilog 對RTL 門級電路描述能力強，且風格與C 語言類似，易于上手。

3）功能仿真：也稱前仿真，用于在邏輯綜合前對設計的原理圖文件或HDL 文件進行功能驗證。

4）邏輯綜合：依據設計完成的原理圖文件或HDL 文件進行實現，并需要考慮一定的約束條件，如處理速度、運行功耗等，在計算機中進行優化處理，得到電路設計方案。邏輯綜合的過程等同于一個設計的優化過程，綜合器最終給出最優或者兼顧多種因素考慮的設計方案。

5）布局布線：FPGA 中的布局布線是一種“實現”設計，“實現”是利用實現工具將邏輯映射到FPGA 芯片的物理結構中，采用先進的算法得到最佳布局，產生相應的配置文件。實現工具采用時序驅動，在器件的布局布線過程中對所有信號通道進行時序分析。圖6 為布局布線處理示意圖。

圖6 布局布線處理示意圖

6）后仿真：后仿真也稱作時序仿真，后仿真與前仿真相比增加了對時序關系的驗證，仿真結果更加接近于電路的實際運行效果。圖7 為后仿真示意圖。

圖7 后仿真示意圖

2.2 模數轉換程序設計

在程序設計中拉低HOLDx 信號后啟動轉換，等待讀信號EOS 的到來，若采用主動等待機制，此時處理器時序資源大多被消耗，降低了整個系統的運行效率。因此AD 轉換的時序控制最優方案便是采用有限狀態機（FSM），使用FSM 被動等待EOS 信號的到來。

輸入信號CLK 典型的頻率值為5MHz，其信號來源為FPGA 中時鐘信號經過分頻電路處理，輸出到ADS8364 芯片中，作為器件的工作時鐘。程序流程圖如圖8 所示。

圖8 模數轉換程序流程圖

2.3 頻率測量程序設計

經比較器輸出的方波信號頻率在50Hz 附近，將其連接到FPGA 的輸入引腳。以EP2C5Q208 型FPGA 為例，其采用20MHz 外置晶振，CLK 輸入信號周期約為50ns。程序的設計思想是使用CLK 信號作為計數脈沖，計數50Hz 方波信號的脈沖數N，可進一步得到方波信號的頻率值。

程序中需要設計除法器模塊，采用移位、循環、累加組合運算的觸發器，相比于基于乘法的算法設計，占用芯片邏輯資源少，運算速度快，程序效率高。但是當除數的位數較多時，這種邏輯組合式的實現方法會消耗大量的LE 資源以取得速度上的優勢，此種情況需要考慮更換算法。頻率測量模塊程序流程圖如圖9 所示。

圖9 頻率測量模塊程序流程圖

3 結束語

針對市場對高性能、低功耗、高可靠性的電能質量采集模塊的需求，本文設計了低噪聲、低溫漂信號放大電路，為消除FFT 引入的頻譜混疊現象，設計了抗混疊低通濾波電路。本文對FPGA 設計的方法進行介紹，同時設計了AD 轉換程序、頻率測量程序，為高性能、高可靠性的電能質量監測分析提供了完備的解決方案。