低功耗時鐘門控電路設計研究

王子鑫

（格蘭菲智能科技有限公司，上海 201203）

0 引 言

隨著電子技術的飛速發(fā)展，電子設備的能效要求日益提高，尤其是在便攜式和嵌入式系統(tǒng)領域。功耗管理電路在管理和供應電子系統(tǒng)所需電能中至關重要[1]。在低功耗系統(tǒng)或需要優(yōu)化能源利用的情景下，時鐘門控可用于控制電路中時鐘的開關。這一技術可在需要時啟動時鐘以執(zhí)行任務，并在任務完成后關閉時鐘，實現(xiàn)能量節(jié)約[2]。例如，智能手機可使用時鐘門控觸發(fā)特定功能的運行。用戶需要時，時鐘門控可為相關電路提供時鐘，以實現(xiàn)對應功能。一旦用戶退出或不再需要該功能，時鐘門控則關閉對應時鐘，節(jié)省電量。然而，時鐘門控電路會造成一定的能量損耗。雖然目前的技術在一定限度上降低了時鐘門控電路的功耗，但仍存在明顯的優(yōu)化空間。基于此，研究并設計低功耗時鐘門控電路，降低電路能耗。

1 時鐘門控技術

時鐘門控技術在數(shù)字電路設計中廣泛應用，旨在降低電路的功耗，特別是在處理器和微控制器等復雜集成電路中[3]。時鐘門控技術通過控制時鐘信號的開啟和關閉，可以有效減少在非活動狀態(tài)時的能量消耗。它通過在時鐘路徑上插入控制邏輯，僅在必要時才激活特定部分的時鐘信號，從而減少不必要的功耗。這種方法不僅對提高便攜式設備的電池續(xù)航能力至關重要，而且在大型系統(tǒng)中有助于降低能源成本和散熱需求。隨著電子產(chǎn)品不斷向著更緊湊的尺寸、更強大的性能以及更低的能耗發(fā)展，時鐘門控技術已成為該領域的核心技術。深入優(yōu)化和創(chuàng)新時鐘門控技術，對推動整個電子行業(yè)的持續(xù)發(fā)展和進步具有至關重要的作用[4]。

2 設計思路

2.1 低功耗驅動模塊設計

在很多應用場景下，將電路中信號的翻轉作為喚醒時鐘的觸發(fā)條件[5]。在時鐘門控電源電路中，驅動模塊的核心功能通常由“異或”門執(zhí)行的“異或”運算來實現(xiàn)。在此過程中，一方面評估N個受門控制的觸發(fā)器的輸入信號和輸出信號是否有所變動。一旦檢測到信號變化，“異或”門便產(chǎn)生一個高電平的輸出。另一方面，這一輸出信號被送入一個擁有N個輸入的“或”門，進行邏輯“或”操作。完成此環(huán)節(jié)后，合成的結果與時鐘信號一同進行“與”邏輯處理，進而生成門控時鐘。該門控時鐘使觸發(fā)器在有效數(shù)據(jù)到來時能正確傳輸。

研究發(fā)現(xiàn)，“或”門和“與”門的邏輯組合能有效替代傳統(tǒng)“異或”門的邏輯功能。和“與或”門相比，傳統(tǒng)“異或”門在物理空間上的占用幾乎翻倍。更為關鍵的是，“與”門和“或”門在邏輯處理上的簡潔性和能源效率方面表現(xiàn)出色，能夠顯著減少對整體電路功耗的影響。因此，針對時鐘門控電路中“異或”門所帶來的高能耗、過大的空間需求以及運算復雜性的問題，文章提出使用“與”門和“或”門相組合的方式來取代傳統(tǒng)的“異或”門[6]。這種改進維持了電路邏輯的精確性，同時顯著降低了功耗和面積需求，為設計低功耗電路提供了一種高效的方法。一方面，根據(jù)信號有效電平將觸發(fā)器分組，引導每組中N個觸發(fā)器的有效電平信號進入一個N輸入的門級單元，使人們能夠通過精準的門邏輯運算收集眾多信號的有效電平，并將其作為隨后的門控使能信號。另一方面，“門”運算處理過的輸出信號被輸送至一個具有雙輸入的“與”門，確保僅當真正需要時，時鐘信號才得以通過。經(jīng)過使能信號篩選后的門控時鐘作用于觸發(fā)器的時鐘端，從而高效完成觸發(fā)器的門控功能[7]。基于該設計思路，設計了2 種驅動電路，如圖1 所示。

圖1 設計的驅動電路

在實際應用中，不同類別的觸發(fā)器組僅傳輸對應的有效電平信號，因此只需要判斷輸入端是否為有效電平即可喚醒對應觸發(fā)器的時鐘信號。采用第2 種驅動電路不僅能完成所需功能，而且僅需引入一個N輸入的“與或”門，面積損耗低于第1 種驅動電路。在低功耗驅動模塊的設計改進過程中，采用以仿真波形為基礎的篩選方法。一方面，通過分析觸發(fā)器輸入信號的波形特征，實現(xiàn)觸發(fā)器的有效分組。依據(jù)波形的相似性將觸發(fā)器劃分為不同的組，識別各組觸發(fā)器共有的關鍵特征。例如，那些在仿真中以高電平為有效信號且大部分時間維持在低電平狀態(tài)的N個觸發(fā)器被歸為一組，而那些低電平有效信號且大多數(shù)時間保持在高電平狀態(tài)的N個觸發(fā)器構成另一組。另一方面，針對第一類觸發(fā)器組，該設計采用N輸入“或”門，第二類觸發(fā)器組則為N輸入“與非”門。這一策略的關鍵在于通過對寄存器組的劃分，可以有效使用N輸入“或”門和“與非”門來替代原先每個觸發(fā)器所需連接的“異或”門。這種新穎的時鐘控制模塊設計是為了無冗余地檢測受門控制的觸發(fā)器輸入信號的有效變換，從而高效、精確地執(zhí)行時鐘門控功能。

2.2 數(shù)據(jù)保持模塊設計

在深入分析改良后的驅動模塊性能時，發(fā)現(xiàn)N輸入門級單元執(zhí)行完運算后直接輸出結果的處理方式可能導致電路出現(xiàn)“毛刺”，即電平在短時間內的不穩(wěn)定波動[8-10]。這不僅影響電路穩(wěn)定性，而且可能導致時序錯誤。為解決這一問題，文章設計了一種避免門控時鐘信號“毛刺”的電路模塊，設計思路如下。首先，應用低電平鎖存器，在時鐘信號為低電平時將使能端導通到Q 端，并在時鐘變?yōu)楦唠娖胶箧i住Q 端的值作為時鐘的篩選信號；其次，選擇鎖存器作為保持模塊的核心組件，確保使能信號的輸出在時鐘信號為高電平時始終保持穩(wěn)定，從而避免“毛刺”現(xiàn)象；最后，利用后級的“與”門完成時鐘高電平的篩選生成門控時鐘，確保生成時鐘信號的功能正確性和完整性。這個結合體構成了數(shù)據(jù)保持模塊，用于進行時序保護和時鐘信號的篩選。數(shù)據(jù)保持模塊設計如圖2 所示。

圖2 數(shù)據(jù)保持模塊

基于文章的設計思路，首先電路對同一組中的N個觸發(fā)器的輸入信號執(zhí)行“與非/或”邏輯運算，其次將這一運算的輸出信號作為使能信號傳輸至數(shù)據(jù)保持模塊，最后利用數(shù)據(jù)保持模塊輸出門控時鐘并連接到觸發(fā)器的時鐘端，實現(xiàn)其預定功能。

3 仿真結果及分析

文章制定的仿真流程如圖3 所示。選擇的測試電路為ISCAS 89，由于其功能不固定，被廣泛應用于各類電路測試任務。此外，文章采用Verilog HDL 搭建測試平臺，設定加入文章所提出的新型時鐘門控技術改進的電源電路為電路1，采用傳統(tǒng)時鐘門控技術進行優(yōu)化的電源電路為電路2，仿真對比結果如表1所示。

表1 仿真對比結果

圖3 仿真流程

由表1 可知，電路1 在降低能耗方面的效果更加顯著，在減少功耗方面的性能優(yōu)越。

4 結 論

文章圍繞電源管理中的關鍵挑戰(zhàn)，即降低電子設備時鐘門控電路的功耗，設計了一種新型的低功耗時鐘門控電路，為電源管理和節(jié)能技術的發(fā)展提供一定的幫助。通過開展本研究，填補現(xiàn)有技術的不足，從而推動時鐘門控電路設計朝著更高效和更低功耗的方向前進。