基于FPGA 的高精度振動采集傳輸系統?

李東星 榮 剛 穆克強 任勇峰 賈興中

（1.北京航天長征飛行器研究所 北京 100048）（2.中國運載火箭技術研究院 北京 100071）（3.中北大學儀器科學與動態測試教育部重點實驗室 太原 030051）

1 引言

在航天飛行測試中，由于發動機或風阻等的影響在飛行器各個地方會產生不同頻率的振動［1～2］，若振動在艙內關鍵部位發生諧振會成為重大的安全隱患。對于這類振動的準確測量能夠判斷飛行過程中的異常、排除故障，進而為飛行器的可靠性與穩定性改進提供有力的依據［3～4］。因此，需要設計一個高精度的多路振動采集傳輸系統，使得飛行器上多處測點的振動信能夠被精確地采集并存儲，便于故障的發現、排除［5］。

本文提出一種由電荷前置處理、抗飽和電荷放大、抗混疊低通濾波、ADG706 模擬開關、16 位ADC等組成的振動信號采集電路，由FPGA 作為主控制芯片控制采集過程，將采集的數字量編幀、打包、緩存，并通過以太網發送至防護存儲器進行數據存儲。實測表明，本文基于FPGA 的高精度振動采集傳輸系統，在單路采樣率為20kSPS、測量范圍為±2000g 時，振動信號的采集精度可達到±0.5%，滿足實際測量需求。

2 總體方案設計

振動信號采集傳輸系統的總體方案如圖1 所示，系統主要由信號調理單元、信號采集單元、FPGA主控單元、以太網傳輸單元、系統供電單元等模塊組成。信號調理單元將振動傳感器輸出的電荷信號通過前置處理、抗飽和電荷放大及抗混疊低通濾波等電路進行調理。信號采集單元通過模擬開關選通需要采集的通道，同時利用ADC 把該通道調理后的模擬電壓轉換為16 位數字信號，FPGA 主控單元讀取ROM 表控制通道選擇、AD 轉換時序，將16 位數字量通過8 位數據線分時接收并緩存入內部FIFO。以太網傳輸單元將FPGA 打包好的數據傳輸至防護存儲器，在測試階段PC 上位機可通過以太網接口接收數據并做分析。系統供電單元通過LDO 線性電源將輸入的15V 電壓轉換為12V，通過DC-DC 開關電源將輸入的5V 電壓轉換為3.3V、2.5V、1.8V、1.0V 為各模塊提供可靠穩定的電源。

圖1 系統整體框架圖

3 硬件電路設計

3.1 振動信號調理電路設計

本文采用PCB 公司的壓電式加速度傳感器357B03，量程為±2000g，靈敏度為10pC/g，則產生的電荷量為

為了保證10 倍超量程不發生零漂現象，考慮冗余設計，電荷量按200000pC 計算［6］。抗飽和電荷放大電路如圖2 所示，選用低輸入偏置電流的精密放大器LMC6081AIM，減少電荷的損失［7］，該放大器使用+12V 供電，在正輸入端用兩個100kΩ電阻分壓，輸入+6V直流偏置。

圖2 抗飽和電荷放大電路

綜合考慮電荷放大電路的噪聲、漂移和下限頻率，選取電阻R1值為20MΩ，反饋電容C10選用容值穩定性高的多層片式瓷介電容，電容值選為47nF［8］。

在采集過程中，如果噪聲信號頻率f大于等于振動信號采樣頻率fS的一半，噪聲信號就會混疊到振動信號中［9］。為了避免混疊現象的發生，本文使用八階抗混疊濾波芯片MAX7400。

MAX7400 可選擇用外部或內部時鐘來驅動電路，本設計采用內部時鐘驅動，電路如圖3 所示，通過設置連接CLK 引腳的電容C21和C16的容值，將截止頻率設置為6.66kHz。截止頻率和電容容值的關系如下：

圖3 抗混疊低通濾波電路

在調理電路末端使用二階無限增益多路反饋低通濾波電路，目的是平滑開關濾波同時實現電壓放大。如圖4所示，通過調整電阻R2與R8的比值來設置信號的放大倍數，運放AD8608 的偏置電壓設計為2.5V，放大后的交流信號幅值約為±2.08V，調理電路最終輸出為0.42V～4.58V。

圖4 二階無限增益多路反饋低通濾波電路

3.2 AD轉換電路設計

AD轉換芯片選用ADI公司的S AR型模數轉換器AD7667，該芯片是一款高速16 位分辨率的ADC，最高采樣率為1MSPS［10］。AD7667 模數轉換電路如圖5 所示，由于AD7667 模擬輸入電壓變化范圍為0～2.5V，而調理后的振動信號為0.42V～4.58V，所以在輸入端電阻R183和R185分壓將信號幅值調至0.21V～2.29V。

圖5 AD7667模數轉換電路

為了快速補充模數轉換時消耗的能量，在ADC輸入引腳與參考地之間加入電容C210，容值為2.7nF；同時為了避免電容在充放電過程中引起的信號振蕩，設置電阻R184進行隔離，阻值設置為15Ω。C210與R184構成一階低通濾波器，截止頻率f0=1/2πRC=3.99MHz，能夠抑制帶外高頻噪聲，保證AD7667的高信噪比。

FPGA 通過驅動CNVST 引腳來啟動AD 轉換，驅動CS 和RD 來使能總線接口，驅動BYTE 來控制高低8 位字節的輸出，通過字節的分時輸出可以簡化線路。

3.3 以太網接口電路設計

以太網接口用于將FPGA 編幀打包后的數據傳輸至防護存儲器或上位機進行儲存。設計選用W5300 百兆以太網芯片，如圖6 所示，FPGA 的I/O口分別與W5300 的16 位數據接口、10 位地址接口及控制接口相連接，FPGA 通過寄存器尋址方式訪問W5300。

圖6 以太網接口電路框圖

在RJ45接口與W5300信號輸出端之間增加隔離變壓器，可將W5300 發送的差分信號進行線圈耦合濾波后，起到增強信號的作用，同時能夠抑制阻帶信號的傳輸，增強抗干擾能力［11］。

4 FPGA關鍵邏輯設計

4.1 FPGA頂層邏輯設計

如圖7 所示，FPGA 內部主要由AD 控制模塊、總線控制模塊、時鐘模塊、ROM、異步FIFO 等組成。輸入端為時鐘、AD采集數據以及復位，輸出端為16位數據輸出、AD控制IO、模擬開關控制IO、開關選通地址。

圖7 采集傳輸系統FPGA邏輯框圖

時鐘模塊使用FPGA 內部IP 核Clocking wizard，時鐘模塊配置為MMCM（混合模式時鐘管理）模式，有效對外部輸入的40M 時鐘進行去抖動、去偏斜。ROM 和異步FIFO 均使用IP 核Block Memory Generator 實現，其中ROM 設置為單端口ROM、寬度8 位、深度1024，加載入預先寫好的初始化文件；異步FIFO 設置為雙端口、寬度8 位、深度2048，這里讀速度＞寫速度，FIFO 達到半滿狀態數據被讀走。

在采集時序的設定下，AD 控制模塊向ROM 發送讀時鐘、讀地址，依次循環讀取ROM 中數據，讀取的16 位數據賦值給AD 轉換器控制引腳、模擬開關控制引腳、模擬開關選通地址來控制AD 轉換器和模擬開關完成所有通道振動數據的采集。同時，AD 控制模塊將AD 轉換后的數據寫入異步FIFO，并將寫地址發送至總線控制模塊，作為總線控制模塊判斷FIFO 半滿的依據。總線控制模塊將寫地址與讀地址做差，若差值?≥1024 達到半滿狀態，則開始以1MB/s 的速率讀出數據，將數據傳輸至數據總線。

4.2 采樣時序設計

數據采集過程的可靠性，需要設計合理的幀格式及采集時序，采集過程要嚴格按照幀格式和采集時序規定的順序對輸入信號進行均勻采樣。

本文的采集系統共對14 路振動信號進行采集，S1～S10 為10 路采樣率為20kHz 的高頻振動，H1～H4 為4 路采樣率為10kHz 熱顫振。14 路采樣通道的總采樣率為240kSPS，由于數據幀需要添加幀頭幀尾以及幀計數，所以采集系統的總采樣率為280kSPS。數據幀格式如表1 所示，可以看出在幀頭EB90 與幀尾146F 之間，每個采樣通道的采樣點都是均勻分布的，實現了對各通道均勻采樣。采樣通道的切換通過讀取ROM 表的方式，按照幀格式將切換邏輯進行16進制編碼后存儲于ROM中，FPGA控制讀地址遞增依次讀取ROM表中的值。

表1 采集數據幀格式

采集系統總采樣率為280kSPS，則每個通道的最大采樣時間為

如圖8 所示為采樣控制邏輯時序圖。在一個采集周期中，CNVST 信號首先拉低啟動模數轉換，保持T1（≥10ns）時間后拉高［12］，在CNVST 拉低延遲T2時間后BUSY 信號拉高表示數據正在被處理。當檢測到BUSY 信號的下降沿時，表明數據已轉換完成發送至輸出端口寄存器，同時ROM 讀地址加1，為下一次轉換做準備。

圖8 采樣控制邏輯時序圖

RomAddr 保持T3時間后，ROM 讀時鐘拉低將該地址存放的數據讀走，FPGA 將部分數據位賦值給AD_CS完成AD轉換器片選，間隔T5時間后模擬開關使能信號K_EN 以及切換地址SwAddr 被賦值。BYTE 初始為高電平在AD_CS 拉低T4時間后變為低電平，通過高低電平的切換控制AD 轉換器輸出高8位與低8位數據。

5 測試結果

5.1 采集精度測試

為了測試系統采樣的精度，本測試使用高精度電荷源向輸入頻率1kHz、不同幅值的正弦電荷信號，將某一路采集數據的分層值與電荷量進行最小二乘法數據擬合，如圖9所示為數據擬合曲線。

圖9 數據擬合曲線

擬合公式為Y=AX+B，其中X 為數字量分層值，Y 為電荷量，將擬合后得到的斜率A=0.30179、截距B=-10302 輸入上位機繪圖軟件。如圖10 所示，軟件依據采集數據分層值可得振動波形圖。

圖10 振動波形圖

選取振動波形圖中5 個波峰值，分別與標準輸入波峰值作差為Δ，如表2所示，選取最大的Δ值，根據式（3）計算得振動2000g 滿量程情況下采集精度在±0.5%之內，優于設計要求。

表2 振動信號采集數據

5.2 數據可靠性驗證

數據幀的可靠性是采集系統穩定可靠的關鍵，為了確保數據在編幀、打包、傳輸各環節的正確性，需對數據進行幀格式驗證、誤碼率檢查。圖11 為采集系統解包后的部分數據幀結構。

圖11 解包后數據幀結構

由圖11 原始數據可知，幀頭標識為EB90、幀尾標識為146F、幀計數逐一遞增、有效數據位數正確，通過調整數據幀的顯示參數，使幀頭對齊可以快速判斷是否存在多數與少數的情況。此外，通過上位機軟件數據校驗未發現多數與少數。

FPGA 內部產生遞增數并向外發送，通過上位機接收并檢驗遞增數的正確性來判斷。

6 結語

為了滿足飛行器飛行過程中的振動監測需求，本文設計了一種基于FPGA 的高精度振動采集傳輸系統，完成了14 路振動信號的采集。在采樣率20kSPS、滿量程±2000g 條件下，采集精度優于±0.5%，并對數據的可靠性進行了驗證。目前，該系統已成功應用于某飛行器飛行試驗，工作性能穩定。