基于FPGA 的多通道數據監測存儲系統?

耿 坤 張會新

（中北大學微納器件與系統教育部重點實驗室 太原 030051）

1 引言

導彈、火箭等武器裝備在研發環節需要進行大量測試任務，通過使用多種高精度傳感器采集導彈試射實驗中產生的各項數據如：沖擊參數、振動參數、壓力參數、溫度參數等。隨著武器裝備的發展，試射試驗中需要獲取的傳感器數據量也日益增加，對數據處理系統的多通道突發數據處理能力、實時監測能力、存儲可靠性的要求也越來越高［1］。國內對于數據監測、存儲裝置的研究在諸多方面取得了進展，如文豐等［2］對FLASH 編程、ECC 糾錯等關鍵技術進行了分析；王子懿等［3］對FlASH 的流水線存儲模式及千兆以太網傳輸技術進行深入研究；劉勝等［4］研究了多路信號并行混合采集存儲的問題；韓子舟等［5］設計了具有1553B 接口的高速數據采編器。

為進一步拓展數據通道數，對復雜度更高的數據進行處理，并對掛載在1553B 總線上設備工作狀態進行監測，實現突發故障的實時上報。設計了一種多通道數據存儲監測系統，該系統支持并行采集55 路模擬量、2 路PCM 碼流、2 路LVDS 數據且具有1553B 總線監測功能，實現了以零誤碼率對高速率差數據進行編幀、存儲，其中數據速度低至0.32kbit/s（40Hz 模擬量數據），高達200Mbit/s（LVDS2 數據），滿足了對導彈試射實驗中多通道、高復雜度數據的采集、存儲、監測、回讀分析的需求。

2 系統方案設計

為提高系統處理多通道數據的可靠性，在功能上采用模塊化設計，根據實際功能劃分為主控板、1553B 通信板、55 路模擬量采集板、雙FLASH 存儲板和電源板，在提高模塊功能內聚性的同時降低了模塊間的干擾，系統框架如圖1所示。

圖1 系統整體框架

1553B 通信板既作為遠程終端RT 接收總線控制器（飛控計算機）發送過來的指令和計算機遙測字，同時作為總線監視器MT，監測1553B 總線傳輸的所有數據［6］，及時將故障設備信息反饋至飛控計算機并對通信關鍵參數信息進行記錄。模擬量板設計兩級模擬信號通道選擇拓撲結構，通過循環切換模擬開關，實現55 路模擬信號的隔離采集，通過主控板控制信號實現模擬信號采樣率的控制。電源板通過使用高可靠性器件HSFC28-461 以及DC/DC 轉換模塊HSDF28S5 對外部輸入的28V 電壓進行濾波后轉換為系統所需要的5V 電壓，有效保障了系統供電的穩定性。雙FLASH 存儲板存儲容量分別為8G 和32G，用于并行存儲混合編幀數據以及LVDS 高速圖像數據［7］，兩者單獨放置于抗高過載沖擊的保護倉內，有效保障試射試驗中落地時存儲芯片的安全。

主控板為系統的核心，與其他板卡相連，接收多通道模擬量、PCM 碼流、LVDS 和1553B 總線數據，實現了數據綜合功能及千兆以太網設備回讀監測功能，主控板框架如圖2所示。

圖2 主控板框架

3 接口電路設計

3.1 1553B通信熱備份

1553B 總線是一種高實時性、可靠性的通信方式，1553B 通信板采用雙通道（總線A 和總線B）冗余設計，1553B 總線通過在兩個通道間自動切換來獲得冗余容錯能力和故障隔離，有效保障了在惡劣環境下數據傳輸的可靠性［8］。

為滿足電纜長度需求，兩個通道均采用變壓器耦合方式與總線電纜進行連接，選用BT2726A且匝數比為1：1.79，通過阻值等于總線電纜特征阻抗的電阻與耦合變壓器相連，以確保傳輸線不匹配造成的反射最小，同時避免變壓器出現短路故障損壞總線系統。變壓器耦合與直接耦合相比，具有更好的電氣隔離、阻抗匹配和較高的噪聲抑制性能，電氣隔離避免了1553B 板因自身故障或者短截線阻抗失配對主總線的影響，1553B 熱備份硬件設計如圖3所示。

圖3 1553B熱備份硬件電路原理

設備上電以后默認采用A 通道傳輸數據，B 通道作為備用組成1553B 總線通信板的熱備份結構，當A 總線出現故障時由1553B 總線控制芯片切換至B 總線且不影響總線通信，選用B61580S3 作為1553B 控制芯片，該芯片內部集成半雙工編碼解碼器，包含完整的1553B 總線控制協議，可實現遠程終端和監控終端模式。

3.2 模擬信號采集

針對8路20kHz、9路5.12kHz、38路40Hz，共55路模擬信號采集的需求，使用模擬開關設計了兩級模擬信號通道選擇拓撲結構［9］。

模擬開關型號選用ADG706，該芯片單片具有16 通道，開關時間為40ns、導通阻抗僅為5Ω，完全滿足對模擬信號質量、通道數以及采樣頻率的要求。分別選用5 個、1 個16 路模擬開關作為前、后級模擬開關，通過對ADG706 芯片4 位地址信號A0～A3 及1 位使能信號的配置可實現模擬型號16路到1 路的選通，最大可實現16×5=80 路模擬通道的選擇切換。模擬信號經調理濾波、兩級模擬開關、運放隔離后傳遞至位于主控板的ADC 轉換芯片，模擬量板框架如圖4所示。

圖4 模擬量板框架

AD 芯片選型為AD7667，是一個16 位的逐次逼近型模數轉換器，最高速率1MSPS，具有低功耗、速度高等優點。由于該芯片模擬電壓采集范圍為0～2.5V，而模擬信號輸入電壓范圍為0～5V，故在調理濾波部分采用兩個1MΩ電阻進行1/2 分壓處理。同時，大阻值輸出電阻提高了模擬量板的電壓采集能力。此外，利用RC低通濾波電路，過濾信號中的高頻分量；在緩沖隔離部分，利用電壓跟隨器輸入阻抗無限大的特點，為采樣信號提供緩沖，避免了后級電路因輸入阻抗較小產生的信號損耗，同時隔離采樣電路對前級電路的影響；二次隔離部分仍然使用電壓跟隨器隔離AD7667 模數轉換芯片對前級電路的影響，進而提升采樣電路的穩定性。

3.3 LVDS隔離接收

LVDS 信號隔離采集電路原理如圖5 所示，為防止惡劣環境中的外部接口因靜電放電、浪涌等外部因素所帶來的影響，在LVDS 接口處設置隔離緩沖器ADN4651，當傳輸空閑時AND4651 的故障安全機制可拉高輸出，確保DE_OUT=0，從而無法建立連接，增強了LVDS 接收電路安全性、抗擾能力。差分輸入前端并聯100Ω的電阻可在不影響信號完整性的基礎上有效降低干擾，進而避免對后續電路的影響。

圖5 LVDS信號隔離采集電路原理

采用MAX9218解串芯片設計LVDS接收電路，該芯片通過時鐘恢復技術，將差分串行數據恢復為18 位并行的RGB_OUT 信號，最大支持700Mb/s 傳輸速率，滿足LVDS所需最大200Mb/s的傳輸速率。

4 系統軟件設計

4.1 1553B雙通道監測邏輯設計

1553B 總線采用指令/響應型通信協議，具有3種類型的終端分別是總線控制器（BC）、遠程終端（RT）、總線監控器（BM），其網絡拓撲結構為總線型網絡，采用雙余度方式具有A、B 兩個數據通道，如圖6所示。

圖6 1553B網絡拓撲圖

BC負責網絡上信息的控制與調度，RT響應BC的命令并進行數據傳輸，BM 監聽總線上所有的數據且不參與數據傳輸，總線默認使用通道A傳輸數據，當BC發現消息錯誤時會發起通道切換命令，并在備份通道上再次發送該消息。

1553B 模塊不僅要作為總線監視器MT 實時監測A、B兩條總線上所有數據，同時還作為遠程終端RT 接收總線指令并進行消息應答、上報故障信息，因此將1553B 協議控制芯片B61580S3 配置為RT/MT 工作模式［10］。該模式下，RT 地址設置為18，實現RT 功能，同時作為MT 監測A、B 通道上所有BC與RT間的交互信息，監測到故障后，對故障信息進行解析與記錄，待BC發起上報命令后，將解析數據上報到BC，監測流程如圖7所示。

圖7 1553B監測流程

4.2 并行分時編幀邏輯設計

編幀時，若僅考慮低速數據則會使高速數據溢出，導致數據的丟失與錯亂；若僅考慮高速數據，則會造成嚴重的帶寬浪費，導致幀結構中填充大量無效數。為了同時存儲高至200Mbps 及低至0.32kbps 的大速率差數據，兼顧速度與資源利用率，設計分時并行相結合的編幀策略。

將高速LVDS2 數據與低速數據分離并行編幀，對多通道低速數據設計異步FIFO 進行緩存并按照幀結構表分時編幀。通過此方法，在保障高速數據完整編幀的情況下，有效提高了低速數據幀中有效數據的占比，下面著重介紹分時編幀的方法。

為實現多通道、高復雜度數據綜合功能，設計子幀、副幀邏輯，全幀數據矩陣由125 個子幀（行）及200 個副幀（列）組成，全幀速率為50 幀/s，數據點位寬為8 位，編碼速率可達：50*125*200*8=10Mbps。子幀以1 個字節的行計數及固定占2 個字節的EB 90 標志結尾，全幀則以最后一行的后3字節幀計數及固定占2字節的14 6F 標志結尾。幀內以EE 作為數據段無效數，在數據空缺或不足時自動填充；以CC作為填充數，充當兩種數據間的分隔，每種數據在最后一行均有結束標志如ADAD、AAAA、3A3A 等用以區分數據種類；最后，在特定位置對指令參數、工作狀態參數進行記錄，幀結構表如表1所示。

表1 幀結構表

編幀開始前，將多通道數據緩存在異步FIFO內等待讀取，根據幀結構中要求的數據量設置相應FIFO 邏輯空的閾值，異步FIFO 的引入不僅解決了數據緩存問題，同時解決了多通道數據的跨時鐘域問題。

編幀開始后按照幀結構表順序輪詢各FIFO 內數據［11］，若非空則讀FIFO 進行編幀，若數據不足則在該子幀區段全部填充無效數EE，直到對應FIFO內數據準備充分，混合編幀流程如圖8所示。

圖8 混合編幀流程

4.3 FLASH存儲/監測邏輯設計

在試驗的不同環節，地面監控臺會下發數據監測、數據回讀指令，系統則需要根據指令的不同切換數據通道及功能，進而實現多通道數據的實時監測與零誤碼率存儲功能的無縫切換。

本設計使用三級異步FIFO緩沖結構［12］，如圖9所示，單個FIFO 容量為16K 字節，在解決跨時鐘域問題的同時又防止了數據溢出。

圖9 FLASH存儲/監測框圖

第1 級為FIFO_1～FIFO_4，跨時鐘域緩存LVDS2 回波數據及多通道編幀數據并根據監測指令將數據送入FIFO_3和FIFO_2，直接由FIFO 選擇模塊實時上傳至上位機，或根據記錄指令將數據送入FIFO_1 和FIFO_4，編碼后分別存入8G、32G FLASH 存儲芯片。待監控臺下發數據回讀指令后，讀FLASH 數據至第2 級緩沖FIFO_5 和FIFO_6進行數據糾錯，完成后進入第3 級緩沖FIFO_7 和FIFO_8，最后經由FIFO選擇模塊回讀至上位機。

由于NAND FLASH 工藝結構局限性，數據在存儲過程中存在小概率的位翻轉問題，采用基于漢明碼的ECC 糾錯方案［13］可解決此問題。

每組Hamming 校驗碼能夠實現1bit 糾錯和2bit 檢錯，具有便于硬件實現，計算速度快，實時性高等優點。

編碼模塊單次將256bit 數據作為8 列*64 行數據矩陣進行處理，采用2 log264 =12bit 行編碼及2 log28 = 6bit 列編碼對該矩陣進行處理，實現對256bit數據的1 bit糾錯和2 bit檢錯，故對于FLASH每頁8192bit 數據，可提供128bit 糾錯能力以及256bit 檢錯能力，有效保障了數據可靠性。漢明碼編碼［14］數學表達形式如下：

cp0～cp5為列校驗碼，由64bit的所有對應位通過異或運算產生，rp0～rp11為行校驗碼，

數據寫入FLASH 時進行第一次編碼，讀出時根據讀出的數據進行第二次編碼得到rp'、cp'，解碼模塊分別將前兩次編碼值rp 和rp'、cp 和cp'進行異或運算得到rp_xor、cp_xor，根據運算結果進行如下判斷：

若rp_xor=0 且cp_xor=0，則FLASH 存儲無位翻轉錯誤。

若rp_xor 或cp_xor 不為0，則分別統計rp_xor和cp_xor 中1 的個數是否和0 的個數相等：相等則表明發生1 位誤碼，則根據rp_xor（11）&rp_xor（9）& rp_xor（7）& rp_xor（5）& rp_xor（3）& rp_xor（1）得到誤碼所在數據矩陣的列偏移量，根據cp_xor（5）&cp_xor（3）&cp_xor（1）得到誤碼所在數據矩陣的行偏移量，最后通過糾錯模塊將錯誤位修正；不等則說明發生多位誤碼且無法糾正。

4.4 可重傳千兆以太網通信邏輯設計

千兆網通信模塊采用美滿（Marvell）公司生產的88E1111 系列芯片，負責接收并解析上位機下發的指令及向上位機傳輸數據，采用便于硬件實現的UDP 協議，但UDP 協議是無連接、不可靠的協議，為保障傳輸數據完整性，可在UDP 傳輸中引入握手、超時重傳機制［15］如圖10所示。

圖10 UDP握手、超時重傳機制

在上位機發送回讀命令前，首先發送ARP 請求，設備回應該請求，發送自身MAC 地址到上位機，之后進行數據上傳，連續發送4MB 數據后等待上位機命令，此時上位機若收到4MB 數據則發送握手命令進行下一次4MB 數據上傳，若超時未收到4MB 數據則發送重傳命令，設備重新傳輸上一次4MB 數據。經驗證，通過UDP 握手、重傳機制可成功解決常規UDP 傳輸過程中的丟包問題，實現可靠的數據回讀。

5 測試結果與分析

數據監測存儲系統實物及測試臺如圖11 所示，為測試該系統工作可靠性，測試臺通過測試電纜與設備相連，模擬多路LVDS、PCM、1553B、模擬量信號源；通過千兆以太網接口與設備相連，用于數據回讀、監測；通過編寫專用測試上位機，對該系統進行數據及控制信號的下發、數據監測、回讀測試。

圖11 實物及測試臺

數據回讀后，使用上位機數據分析功能，首先根據幀結構數據類型結束標志對數據進行拆分，將原始數據1553BM、1553RT、AD采集、LVDS1、PCM1和PCM2 等5 個數據文件，接著分別對各類型數據進行數字量分析，根據測試數據中幀計數及自加數的連續性判斷是否存在誤碼、數據丟失等問題，分析結果顯示數據解析成功、無錯，上位機數據分析結果如圖12所示。

圖12 上位機數據分析

查看原始數據，部分AD 數據采集結果如圖13所示，采樣點量化精度為8 位，當進行數據分析時，根據波道表對每一路模擬量進行提取。

圖13 原始數據中部分AD數據

LVDS、PCM、1553B測試數據均為帶有幀計數、幀尾的自加數。如圖14所示，以部分LVDS數據為例，有效數據由512字節的自加數、2字節幀尾、4字節幀計數組成，EE EE 為填充的無效數，當進行數據分析時，上位機對其進行剔除。不同數據間以CCCC 作為分隔，在副幀最后一行設有LVDS 數據結束標志3B3B。

圖14 原始數據中部分LVDS數據

為測試本設備在極端溫度環境下可靠性，進行多輪-40℃～60℃溫循實驗測試其誤碼率，單次溫度保持時間為30min，測試結果如表2 所示。為測試在極端振動環境下的可靠性，進行X、Y、Z三個方向振動實驗測試其誤碼率，每個方向的振幅為0.15mm，振動頻率為50Hz，振動加速度為0.75G，測試結果如表3所示。

表2 溫循實驗測試結果

表3 振動實驗測試結果

通過多次高低溫循環測試、振動實驗、數據監測、存儲測試，使用上位機對回讀數據進行分析，結果表明本設備在-40℃～60℃溫度環境下數據存儲無誤碼，具有良好溫度適應性。

6 結語

本文針對傳統數據記錄設備通道數少、缺少實時通信、總線監控能力的問題，設計了基于FPGA的高可靠性飛行器數據監測存儲系統，實現了對多通道、高復雜度數據、的監測、存儲功能及1553B 總線通信功能，通過硬、軟件設計提高了系統可靠性。經驗證，該系統能夠適應復雜惡劣的飛行器數據監測、存儲應用場景，具有較大工程應用價值。