一種過流與過壓保護電路的設計方法

曹洪彬，汪瀾，劉紅波，馬野，王子楠

（1.天津七一二通信廣播股份有限公司，天津 300462；2.空軍裝備部駐北京地區(qū)軍事代表局駐天津地區(qū)第一軍事代表室，天津 300202）

引言

隨著信息技術的不斷發(fā)展和電子技術的廣泛應用，現(xiàn)在戰(zhàn)機不斷引入先進的電子設備，超短波電臺[1]由于其穩(wěn)定的信號傳輸、較高的通信質(zhì)量，使其在軍事領域中廣泛應用。電源設計成為機載電臺中的重要部分，為防止負載故障導致的短路及過流問題，電源設計需進行相應的保護措施，傳統(tǒng)的方案是安裝保險絲或空氣斷路器，這種方法雖然簡單，但損壞后無法自動恢復，需維修更換器件，造成硬件成本和時間的浪費。因此對機載電臺負載設備供電電流電壓實現(xiàn)可恢復保護已成為迫切問題。本文以機載電臺電源為硬件平臺，提出了一種基于霍爾芯片過流保護[2]和過壓保護[3]方案。經(jīng)試驗驗證，該方案能夠準確地按照設定值進行過流過壓保護。同時，該方案具有良好的通用性和可移植性，能夠為同類設備的設計提供參考。

1 整體設計

1.1 電路框架設計

過流過壓保護電路框架設計如圖1 所示。過流情況為電流信號輸入至霍爾感應電路，將電流信號轉(zhuǎn)換為對應的電壓信號，電壓信號經(jīng)一級跟隨電路進入遲滯比較器[4]電路，前級電流增大，感應出的電壓信號對應增大，超出遲滯比較器的基準電壓時，遲滯比較器輸出端由低變高，輸出信號進入FPGA。過壓情況為電壓信號輸入至前級分壓電路，將輸入電壓信號降至有效電壓信號，有效電壓信號經(jīng)一級跟隨電路進入遲滯比較器電路，前級電壓信號增大，超出遲滯比較器的基準電壓時，遲滯比較器輸出端由低變高，輸出信號進入FPGA。FPGA 檢測到過流或過壓信號，執(zhí)行控制驅(qū)動電路邏輯，實現(xiàn)切斷28 V 輸出。

圖1 過流過壓保護電路框架設計框圖

2 實現(xiàn)方案

2.1 硬件原理分析

過流電路設計部分，本文核心器件選用某研究所高性能霍爾效應電流傳感器。其對應原理如圖2 霍爾感應電路部分，能夠有效地測量直流或交流電流，并具有精度高、出色的線性度和溫度穩(wěn)定性等特點。此芯片內(nèi)部集成了一顆高精度、低噪聲的線性霍爾電路和一根低阻抗的主流導線，輸入電流流經(jīng)內(nèi)部的0.6 mΩ 導線，其產(chǎn)生的磁場在霍爾電路上感應出相應的電信號，經(jīng)過內(nèi)部處理電路輸出電壓信號。在無電流的情況下，靜態(tài)輸出為50 %VCC。此芯片提供SOP16 封裝，提供更加靈活的應用模式測量范圍，10 A，20 A，30 A，40 A，50 A，65 A 多種量程可選。本文以20 A 量程為例，靈敏度0.1 V/A，本設計霍爾供電電壓Vcc 為5 V。

圖2 霍爾感應電路原理圖

1）感應電壓計算公式：

式中：

Vout—霍爾感應輸出電壓，單位為V；

Iin—流經(jīng)霍爾傳感器電流，單位為A。

跟隨電路設計部分，霍爾感應電路感應電壓V-OUT輸出至后級跟隨電路，其原理如圖3 所示，跟隨電路增強了輸入信號的穩(wěn)定性，在輸出信號擺動時，防止信號漂移，起緩沖作用。

圖3 跟隨電路原理圖

跟隨電路輸出信號V-OUT-1 至遲滯比較器。

遲滯比較器電路如圖4 所示，等效電路如圖5 所示，經(jīng)遲滯比較器進行比較，當Ub2 電壓大于Ub1 時，遲滯比較器輸出電平由低變高。遲滯比較器計算公式為：

圖4 遲滯比較器電路原理

圖5 遲滯比較器等效電路

2）當輸出為高電平時，UO=3.3 V。

3）當輸出為低電平時，UO=0 V。

因為輸出上拉電阻，為減小上拉電阻對遲滯比較器的影響，這里選擇為1 k，遲滯比較器輸出的兩種狀態(tài)位高電平3.3 V，低電平0 V，基準電壓選擇為3.23 V，與分別為輸入過電流經(jīng)霍爾感應出的電壓值，考慮實際情況，機載電臺在發(fā)射狀態(tài)下額定電流為6 A，過流設計一般為額定電流的1.2 倍至2 倍，根據(jù)實際應用情況而定。本設計過流點選擇為10 A，遲滯點選擇為7 A，分別對應3.5 V 與3.2 V 兩個電壓值。一種情況，輸出電壓為低時，點電位通過電阻拉低，輸入的電壓需更大，使大于，來驅(qū)動輸出翻轉(zhuǎn)至高。另一種情況，輸出電壓為高時，點電位通過電阻拉高，輸入的電壓需更小，使小于，來驅(qū)動輸出翻轉(zhuǎn)至低。通過以上分析可知，可選擇3.5 V，可選擇3.2 V，反之代入方程（2）方程（3），方程無解。

假定為51 k，為1 k，等于基準電壓3.23 V，Ui2為3.5 V，代入公式（3），可得出R1 為4.26 k?？紤]實際情況，電阻實際應用選擇為5.1 k，代入方程（2）方程（3），反推出為3.228 V，反推出為3.553 V，代入公式（1）可推出過流點位10.53 A，滯回點電流為7.28 A。

本設計采用遲滯比較器[6]，避免了在臨界值時直接比較輸出抖動問題。輸出抖動會導致FPGA 誤報，無法判斷是否真正過流。實際應用見圖6、圖7 所示。圖6為直接比較輸出，可見在臨界值時，輸出電壓出現(xiàn)抖動，不穩(wěn)定。圖7 為遲滯比較器輸出，可見當過流時，比較器輸出電壓穩(wěn)定為高電平，方便進入FPGA 進行判斷。

圖6 直接比較器輸出結果

圖7 遲滯比較器輸出結果

過壓電路設計部分，原理同過流，過壓電路先進行輸入電壓分壓，分壓至后級電路允許范圍，進入跟隨電路，電壓跟隨后進入遲滯比較器進行比較，比較輸出電平進入FPGA。遲滯比較器電路如圖4 所示，選擇為51 K，R24 選擇為5.1 K，分壓電路分壓電阻選擇為100 K，選擇為12 K，經(jīng)反推輸入過壓點電壓為33.16 V，遲滯電壓為30.12 V。理論計算值符合設計要求。

驅(qū)動電路設計部分，如圖8 所示。當FPGA 檢測到過流[5]過壓信號時，輸出控制OIP_IN_CTRL 信號為高電平，光耦截止，此時由于光耦輸出上拉3.3 V，三極管（位號：VT3）導通，三極管（位號：VT2）導通，此時Uth 點電平為28 V，MOS 管（位號：VT1）截止，28 V 無輸出。反之，OIP_IN_CTRL 信號為低電平，光耦導通，三極管（位號：VT3）截止，三極管（位號：VT2）截止，由穩(wěn)壓二極管（位號：VD2）將Uth 點電壓穩(wěn)壓至15 V，此時MOS 管（位號：VT1）柵極（G）與源級（S）導通，MOS 管（位號：VT1）導通，輸出28 V。

圖8 驅(qū)動電路原理

2.2 軟件原理設計

本設計采用FPGA 為主控芯片，實時監(jiān)測過壓過流信號，當過壓過流信號由低變高時，執(zhí)行過流過壓程序。過流情況為FPGA 監(jiān)測過流信號，線路中過流關斷，嘗試3 次恢復打開，避免線路中誤過流導致供電中斷，3 次打開后仍過流，則執(zhí)行關斷指令，等待外部觸發(fā)清除過流計數(shù)器，方能再次打開。過流流程圖如圖9 所示，在第一次過流計數(shù)器加1 時，關斷并打開判斷是否過流，若過流則計數(shù)器再加1，否則計數(shù)器清零，計數(shù)器計滿3 次，仍過流則執(zhí)行關斷。本設計中一次過流關斷再打開設置為10 ms，過流檢測設置為200 ms。

圖9 過流保護流程圖

圖10 過壓保護流程圖

過壓情況為FPGA 監(jiān)測過壓信號，當線路中過壓時，延遲200 ms 檢測，線路中仍過壓，則執(zhí)行關斷指令。等待外部觸發(fā)清除過流計數(shù)器，方能再次打開。過壓保護無需進行關斷打開恢復操作，因無論關斷或打開，前級電路中過壓都存在于線路中，則只需檢測一定時間，本文設計為200 ms，確認過壓直接執(zhí)行關斷執(zhí)行，防止后端負載因過壓而損壞。

3 仿真驗證及實物測試

3.1 仿真試驗及波形結果

本設計跟隨器與遲滯比較器部分采用了PSpice 軟件進行仿真，仿真電路如圖11 所示，仿真波形如圖12 所示。

圖11 跟隨與遲滯比較仿真電路

圖12 跟隨與遲滯比較仿真電路

紅色波形代表輸入信號，綠色波形代表遲滯比較器輸出信號，由仿真波形可見，當輸入電壓達到3.55 V 時，遲滯比較器輸出信號由低變高。當輸入信號降至3.23 V時，遲滯比較器輸出信號由高變低。仿真電壓值與2.1硬件原理分析章節(jié)理論計算值一致。

3.2 實物測試及波形結果

3.2.1 過流試驗

經(jīng)實際過流試驗驗證，當實際電流達到10.5 A 時，輸出關斷。實際關斷波形如圖13 所示。由圖13 可見，當FPGA 檢測到過流信號時，輸出關斷延遲10 ms 并打開，檢測200 ms，此動作重復3 次，仍然檢測到過流信號時，執(zhí)行關斷指令，不再打開。等待外部觸發(fā)消除過流計數(shù)器，方能再次打開，否則會一直執(zhí)行關斷指令。

圖13 過流試驗輸出電壓波形

實際測試過流遲滯區(qū)間試驗，電子負載調(diào)整至過流，然后進行電流回調(diào)，當回調(diào)至7.23 A 時，遲滯比較器過流信號由高變低。由此驗證遲滯區(qū)間是（7.23~10.5）A，當線路中電流大于10.5 A 時，執(zhí)行過流保護動作。遲滯比較器主要作用是進行臨界消抖，在實際使用過程中，回滯電壓點設置應滿足不小于實際額定電流對應的電壓，這樣在線路中電流恢復至額定電流時，保證FPGA 檢測到的過流信號為低電平，執(zhí)行正常開通動作。實際測試回滯電流值與理論計算有一定差異，具體應由電路容差所致，本文不做詳細說明。

3.2.2 過壓試驗

經(jīng)實際過壓試驗驗證，當實際電壓達到33 V 時，輸出關斷。實際關斷波形如圖14 所示。由圖14 可見，藍色波形為28 V 輸出電壓，紫色波形為遲滯比較器輸出電平，當FPGA 檢測到過壓信號時，輸出關斷延遲200 ms，執(zhí)行關斷指令，不再打開。等待外部觸發(fā)消除過壓計數(shù)器，方能再次打開，否則會一直執(zhí)行關斷指令。

圖14 過壓試驗輸出電壓波形

實際測試過壓遲滯區(qū)間試驗，將供電電源調(diào)整至過壓狀態(tài)，然后進行電壓回調(diào)，當回調(diào)至30 V 時，遲滯比較器過壓信號由高變低。由此驗證遲滯區(qū)間是（30~33） V，當電壓大于33 V 時，執(zhí)行過壓保護動作。遲滯比較器主要作用是進行臨界消抖，在實際使用過程中，回滯電壓點設置應滿足不小于實際額定輸入電壓，這樣在電壓恢復至額定電壓時，保證FPGA 檢測到的過壓信號為低電平，執(zhí)行正常開通動作。

4 結束語

本文主要實現(xiàn)了一種過流與過壓保護電路的設計方案，替代了傳統(tǒng)保護方式，具有自恢復功能，有效地護了因電路中過壓過流導致的損壞，提高了電路的可靠性，且該設計采用全國產(chǎn)化器件，并進行了高低溫試驗驗證，滿足使用要求，已在機載電臺電源設計中應用，具有一定實際應用和參考價值。