邊界掃描測試技術(shù)及可測試性設(shè)計(jì)研究

張永濤，皇甫強(qiáng)龍，岳佳欣

（航空工業(yè)西安航空計(jì)算技術(shù)研究所 陜西 西安 710068）

0 引言

集成電路的發(fā)展，特別是大規(guī)模集成電路和超大規(guī)模集成電路的出現(xiàn)，帶來了日益強(qiáng)大的功能實(shí)現(xiàn)能力，但也使得其內(nèi)部結(jié)構(gòu)變得更加復(fù)雜。隨著集成度的提高和組裝密度的增加，電路測試面臨著引腳數(shù)量減少和測試難度增大的挑戰(zhàn)。測試成本已經(jīng)變得異常高昂，甚至超過了芯片本身的制造成本。因此，需要采取有效的策略來降低測試成本并確保電路的可靠性和性能。過去，學(xué)術(shù)界探索了一些策略，如增加測試點(diǎn)、設(shè)計(jì)獨(dú)立的測試電路來檢測復(fù)雜線路等。盡管這些方法在一定程度上改善了傳統(tǒng)測試方法，但對于提高電路可測性的作用仍然有限。此外，這些方法的通用性也較差，難以適應(yīng)不同應(yīng)用場景的需求。鑒于此，在1987 年，聯(lián)合測試行動組（Joint Test Action Group，JTAG）提出了一種全新的用于電路板測試的方法，即邊界掃描測試技術(shù)。1990 年邊界掃描測試技術(shù)被電氣與電子工程師協(xié)會（Institute of Electrical and Electronic Engineers，IEEE）接納為IEEE 1149.1 標(biāo)準(zhǔn)［1］。

1 邊界掃描測試技術(shù)的發(fā)展史

在1990 年初，IEEE 發(fā)布了邊界掃描測試標(biāo)準(zhǔn)1149.1［1］。隨后IEEE 對其進(jìn)行不斷的完善和規(guī)范，又發(fā)展出了如IEEE 1532、IEEE 1581、IEEE 1687 等一系列的行業(yè)標(biāo)準(zhǔn)，以上標(biāo)準(zhǔn)都可以視為對邊界掃描測試技術(shù)的延伸擴(kuò)展。

IEEE 1149.1 的發(fā)布作為邊界掃描測試行業(yè)的第一個標(biāo)準(zhǔn)，為行業(yè)的發(fā)展作出了巨大貢獻(xiàn)。盡管IEEE 1149.1 標(biāo)準(zhǔn)只能應(yīng)用于純數(shù)字電路，但是它證明了良好的測試方法可以有效節(jié)約后期排故所需的時間和精力，同時也為后續(xù)一系列標(biāo)準(zhǔn)的發(fā)展打下了基礎(chǔ)。IEEE 在1999年提出了全新的IEEE 1149.4 邊界掃描技術(shù)標(biāo)準(zhǔn)協(xié)議［1］，解決了IEEE 1149.1 標(biāo)準(zhǔn)無法完成模擬電路與混合信號電路的參數(shù)測試、互聯(lián)測試和內(nèi)部測試的問題。

IEEE 1149.4 標(biāo)準(zhǔn)是完全向前兼容的。它使用IEEE 1149.1 標(biāo)準(zhǔn)規(guī)定對混合信號電路中的數(shù)字部分進(jìn)行邊界掃描測試；IEEE 1149.4 標(biāo)準(zhǔn)進(jìn)一步規(guī)定了特殊的邊界掃描結(jié)構(gòu)，用于解決混合信號電路中模擬電路的邊界掃描測試。IEEE 1149.4 標(biāo)準(zhǔn)的出現(xiàn)使得模擬電路的可測試性得到了實(shí)現(xiàn)，盡管它還不能完全檢測出模擬和數(shù)字混合信號中的問題，但已經(jīng)填補(bǔ)了模擬電路測試的空白。

IEEE 1149.1 標(biāo)準(zhǔn)只適用于板級測試要求，無法滿足系統(tǒng)級測試的需求。因此，在1995 年IEEE 發(fā)布了針對模塊測試和總線維護(hù)協(xié)議的IEEE 1149.5 標(biāo)準(zhǔn)［1］，擴(kuò)展邊界掃描測試從板級到系統(tǒng)級的支持。通過對模塊的測試和維護(hù)總線的協(xié)議進(jìn)行控制，可以花費(fèi)較少的測試費(fèi)用完成對元件級、板級和系統(tǒng)級的測試和維護(hù)。

IEEE 1149.6 標(biāo)準(zhǔn)于2003 年發(fā)布［1］，為高級數(shù)字網(wǎng)絡(luò)的故障檢測和診斷提供了一套完整和標(biāo)準(zhǔn)化的可測試性設(shè)計(jì)方法。為了充分利用IEEE 1149.1 數(shù)字邊界掃描測試標(biāo)準(zhǔn)被廣泛接受和應(yīng)用的優(yōu)勢，IEEE 1149.6 標(biāo)準(zhǔn)與IEEE 1149.1 完全兼容。對于數(shù)字電路中直流耦合部分的邊界掃描測試標(biāo)準(zhǔn)繼續(xù)使用IEEE 1149.1 內(nèi)容；而對于交流耦合部分，IEEE 1149.6 標(biāo)準(zhǔn)規(guī)定了專用的測試指令和測試結(jié)構(gòu)，以滿足相應(yīng)的邊界掃描測試需求。IEEE 1149.6 標(biāo)準(zhǔn)在實(shí)際應(yīng)用中顯著提高了故障覆蓋率，增強(qiáng)了設(shè)備的可測量性和穩(wěn)定性［2］。

2010 年，IEEE 發(fā)布了1149.7 標(biāo)準(zhǔn)［1］，這是一種全新的測試方法，它以IEEE 1149.1 為基礎(chǔ)，并在系統(tǒng)結(jié)構(gòu)、引腳效率和功能等方面進(jìn)行了擴(kuò)展。該標(biāo)準(zhǔn)顯著改進(jìn)了調(diào)試功能，并且降低了對系統(tǒng)級芯片（system on chip，SoC）引腳數(shù)量的要求。此外，該標(biāo)準(zhǔn)還實(shí)現(xiàn)了功耗控制的標(biāo)準(zhǔn)化，簡化了多芯片模塊和疊層裸片器件的結(jié)構(gòu)，使得復(fù)雜的數(shù)模混合電路的測試和調(diào)試對研發(fā)人員要求顯著減低。

最新的邊界掃描測試標(biāo)準(zhǔn)IEEE 1149.10 于2017 年由IEEE 發(fā)布［1］。該標(biāo)準(zhǔn)解決了IEEE 1149.1 TAP 在量產(chǎn)SoC 測試中速度慢和引腳受限的問題。IEEE 1149.10 首先引入了復(fù)用任務(wù)模式引腳的概念，通過使用HSTAP 和PEDDA 來實(shí)現(xiàn)高帶寬測試，例如3D 芯片間的測試數(shù)據(jù)傳輸，或者適用于引腳資源有限的測試場景，如低功率電流互感器（low power current transformer，LPCT）。其次，1149.10 標(biāo)準(zhǔn)還提供了更短的測試和配置時間，并放寬了對測試設(shè)備引腳的要求。最后，它還有可能降低掃描時鐘速率和壓縮系數(shù)。IEEE 1149.10 標(biāo)準(zhǔn)代表了芯片測試技術(shù)的未來發(fā)展方向。它不僅解決了現(xiàn)有標(biāo)準(zhǔn)在量產(chǎn)SoC測試中的限制，還提供了更高效和靈活的測試方法，使得在引腳資源有限的情況下仍能實(shí)現(xiàn)高帶寬測試和數(shù)據(jù)傳輸。通過使用1149.10 標(biāo)準(zhǔn)，芯片測試過程中的測試和配置時間大大縮短，并且對測試設(shè)備引腳的要求也更為寬松。這一標(biāo)準(zhǔn)的引入將極大地推動芯片測試技術(shù)的進(jìn)步，為未來的芯片設(shè)計(jì)和生產(chǎn)提供更可靠和高效的測試方法。

2 邊界掃描測試原理與測試流程

2.1 邊界掃描測試原理

邊界掃描測試技術(shù)的基本思想是在芯片的每個輸入/輸出引腳位置，也就是與芯片內(nèi)部邏輯相鄰的位置，放置由移位寄存器組成的邊界掃描單元。當(dāng)電路板處于測試模式時，用戶可以通過特定指令對這些移位寄存器組成的掃描單元進(jìn)行控制，進(jìn)而控制輸出引腳的狀態(tài)。通過對輸入引腳狀態(tài)的讀取，能夠完成電路板的全面互連測試。邊界掃描測試的基本原理如圖1 所示。

圖1 芯片互聯(lián)邊界掃描測試原理

在圖1 中，展示了一個四線測試總線結(jié)構(gòu)——數(shù)據(jù)輸入線（test data in，TDI）、數(shù)據(jù)輸出線（test data out，TDO）、時鐘（test clock，TCK） 和模式選擇（test model select，TMS）。在邊界掃描測試軟件中對圖中輸出端芯片的引腳輸出的測試向量進(jìn)行數(shù)據(jù)處理和數(shù)據(jù)分析，得出芯片互聯(lián)狀態(tài)故障的判據(jù)。例如對圖1 中芯片A 與芯片B 之間的互聯(lián)狀態(tài)進(jìn)行測試，首先將測試向量從JTAG 的輸入端輸入進(jìn)芯片A 的邊界掃描單元（boundary-scan cell，BSC），使其在芯片A 的所有BSC 單元中以串行移位的方式進(jìn)行傳輸。當(dāng)測試向量完成傳輸后，芯片A 所有的管腳均被設(shè)置成預(yù)期態(tài)。其次讀取芯片B 與芯片A 對應(yīng)相連的BSC單元狀態(tài)，確認(rèn)芯片A 與芯片B 的互聯(lián)狀態(tài)是否符合預(yù)期。類似地，還可以將測試向量從芯片B 的TDI 測試訪問端口輸入，對其管腳狀態(tài)進(jìn)行設(shè)定，達(dá)到控制芯片C 管腳的目的。

2.2 邊界掃描測試流程

邊界掃描測試主要分為以下7 步：

（1）建立測試工程；

（2）讀入邊界掃描描述語言（boundary-scan description language，BSDL）文件、網(wǎng)表文件、電路板原理圖等；

（3）編譯輸入文件，編譯通過后通過測試軟件生成測試矢量；

（4）初始化邊界掃描控制器；

（5）掃描鏈完整性測試，測試電路板是否正確；

（6）加載測試矢量，執(zhí)行測試任務(wù)；

（7）采集測試響應(yīng)，分析測試結(jié)果。

詳細(xì)測試流程如圖2 所示。

圖2 邊界掃描測試流程

3 邊界掃描測試與傳統(tǒng)測試的區(qū)別

憑借其獨(dú)特的優(yōu)勢，如對測試資源的要求較少和對器件及電路性能影響較小，邊界掃描測試技術(shù)有效解決了現(xiàn)代電子技術(shù)的測試問題，已迅速發(fā)展并廣泛應(yīng)用于電子設(shè)計(jì)和制造領(lǐng)域。該技術(shù)的應(yīng)用顯著提升了器件的可觀測性和可控性，通過提高故障覆蓋率，邊界掃描測試技術(shù)能夠減少故障診斷時間并具有良好的性價(jià)比。表1 是邊界掃描測試技術(shù)與傳統(tǒng)測試的區(qū)別，如表1 所示。

表1 邊界掃描測試與傳統(tǒng)測試的區(qū)別

4 邊界掃描測試技術(shù)的應(yīng)用

邊界掃描測試技術(shù)不僅應(yīng)用于單個芯片測試，而且在板級測試領(lǐng)域同樣廣泛應(yīng)用。對于多模塊構(gòu)成的產(chǎn)品，邊界掃描測試主要可以歸納為以下幾個方面：

（1）邊界掃描鏈路完整性測試

采用讀取邊界掃描器件指令寄存器中默認(rèn)值的方法來判斷掃描鏈路的完整性［3］。

（2）器件間互聯(lián)測試

通過發(fā)送“外部測試”（extest）指令，添加激勵和檢測響應(yīng)，可以檢測出待測模塊邊界掃描芯片的硬件連接情況，包括節(jié)點(diǎn)之間的正常連接測試、多節(jié)點(diǎn)之間的短路故障、兩節(jié)點(diǎn)之前的斷路故障、兩節(jié)點(diǎn)之間與電源或地的短路故障

（3）簇功能測試

通過發(fā)送測試向量對待測模塊進(jìn)行控制，可以測試待測模塊邏輯功能、回路測試、特定時序。

（4）非邊界掃描器件的測試

通過發(fā)送測試向量對待測模塊的雙倍速率同步動態(tài)隨機(jī)存儲器（double data rate synchronous dynamic random access memory，DDR SDRAM）存儲芯片、FLASH 芯片進(jìn)行控制，可以訪問模塊內(nèi)部存儲空間、從指定起始地址讀取指定長度的內(nèi)容、向指定起始地址寫入指定內(nèi)容、讀取Flash 芯片的指定存儲空間、擦除Flash 芯片的存儲空間、向Flash 芯片的指定存儲空間燒錄指定的文件等手段測試DDR 和FLASH 是否存在故障。

（5）兼容調(diào)試功能

部分邊界掃描工具（如Asset、GOEPL、CORELIS）能夠?qū)Υ郎y模塊完成對

可擦編程只讀存儲器（erasable programmable read-only memory，EPROM）、Flash 芯片程序的燒結(jié)，復(fù)雜可編程邏輯器件（complex programmable logic device，CPLD）等芯片程序的下載，并能借助上位機(jī)測試原有調(diào)試電路的工作情況。

總體而言，邊界掃描測試技術(shù)在電子系統(tǒng)的機(jī)內(nèi)自測試和故障自診斷系統(tǒng)設(shè)計(jì)中，對于提高故障檢測率、隔離率和降低虛警率具有顯著的優(yōu)勢。它為系統(tǒng)測試和調(diào)試提供了強(qiáng)大的工具和方法，有助于提高產(chǎn)品品質(zhì)、節(jié)約時間和成本，提升用戶體驗(yàn)。

5 測試性設(shè)計(jì)建議

為了提高測試效率并降低測試成本，測試性設(shè)計(jì)技術(shù)已廣泛應(yīng)用于裝備電子系統(tǒng)的設(shè)計(jì)中。在高可靠性系統(tǒng)中，幾乎所有系統(tǒng)都進(jìn)行了可測試性設(shè)計(jì)［4］。邊界掃描技術(shù)作為一種擴(kuò)展的內(nèi)建自測試（built-in self-test，BIST）技術(shù)，無需額外的輔助電路，在芯片可測試性設(shè)計(jì)中已成為主流。

為了順利地實(shí)現(xiàn)邊界掃描的可測試性，在產(chǎn)品研發(fā)階段，測試性設(shè)計(jì)建議可參考執(zhí)行：

（1）盡可能多選用1149.x 兼容的器件，可以提高測試覆蓋率。JTAG 接口不只可以用于程序加載，其支持的IEEE 1149.x 系列標(biāo)準(zhǔn)，還可用于以邊界掃描的方法進(jìn)行芯片測試。盡可能多選用1149.x 兼容的器件，可以提高測試覆蓋率，電路中的邊界掃描器件數(shù)量越多，可以實(shí)現(xiàn)充分測試的可用節(jié)點(diǎn)越多。

（2）不同廠家的邊界掃描器件應(yīng)分鏈放置。由于IEEE 1149.1 標(biāo)準(zhǔn)中未對邊界掃描命令寄存器的長度作限定，不同廠家的邊界掃描命令寄存器長度往往不一致，如果將它們放置在同一條鏈路中，會帶來兼容問題，導(dǎo)致掃描鏈路不能正常工作。

（3）邊界掃描器件TCK 頻率與其他器件相差較大時，器件應(yīng)單獨(dú)成鏈。邊界掃描接口采用串行信號傳輸，通常的時鐘頻率介于10 MHz～50 MHz 之間。電路板上的TCK頻率由邊界掃描鏈上最慢的器件決定。因此，在設(shè)計(jì)掃描鏈時需要注意每個邊界掃描器件的TCK 頻率，并將與其他器件的TCK 頻率差異較大的器件單獨(dú)成鏈，以免影響掃描鏈上可編程器件的編程速度。

（4）JTAG 鏈路上串聯(lián)器件數(shù)大于或者等于5 個時，應(yīng)對鏈路的JTAG 接口信號進(jìn)行緩沖驅(qū)動。由于單個JTAG器件的信號驅(qū)動能力有限，通常只能夠驅(qū)動大約3 個設(shè)備。當(dāng)掃描鏈長度較長（大于等于10 cm）時，為了增強(qiáng)JTAG 信號的穩(wěn)定性，需要使用驅(qū)動器來增加JTAG 信號的驅(qū)動能力。此外，對于長距離的掃描鏈路，使用驅(qū)動器可以降低噪聲干擾，減少時鐘偏差，并滿足阻抗匹配的要求。

（5） 對于無法支持邊界掃描的存儲器件，例如FLASH、EPROM 等，應(yīng)該確保所有與該類器件相關(guān)的必要引腳都可以通過邊界掃描器件進(jìn)行訪問。

為了避免測試過程中因信號競爭導(dǎo)致器件損壞或測試不可靠，對于不支持邊界掃描邏輯控制信號訪問的器件，必須將其控制信號連接到邊界掃描單元，以實(shí)現(xiàn)對該器件的非使能控制。這樣可以確保測試期間對非邊界掃描器件的控制信號進(jìn)行有效的管理和控制。

6 結(jié)語

邊界掃描測試技術(shù)已被廣泛認(rèn)可，作為一種可測試結(jié)構(gòu)技術(shù)，它不但能夠支持傳統(tǒng)集成電路芯片的管腳狀態(tài)測試，還可以檢測內(nèi)部引線的開路短路等故障，被視為當(dāng)前和未來測試流程中不可或缺的一部分。邊界掃描測試技術(shù)對數(shù)字電路的可觀察性和可控制性的顯著提升，有效解決了傳統(tǒng)測試方法無法涵蓋的測試問題，達(dá)到對芯片內(nèi)部的工作狀態(tài)進(jìn)行全面檢測的目的。同時，邊界掃描測試技術(shù)的應(yīng)用也對被測試電路板的可測試性設(shè)計(jì)提出了更高要求。未來的研究可針對可測試性設(shè)計(jì)展開更多探討。