7～13 GHz寬帶高效率驅動放大器設計

收稿日期：2023-08-22

DOI：10.19850/j.cnki.2096-4706.2024.05.016

摘" 要：基于0.25 μm GaAs PHEMT工藝設計了一款7～13 GHz微波單片高效率驅動放大器。芯片采用兩級級聯拓撲結構，在輸入級引入共源并聯負反饋結構拓寬工作帶寬，同時為兼顧輸出功率和效率，在輸出級引入等效RC模型擬合輸出管芯的最優阻抗。基于等效RC模型，通過采用電抗匹配方式降低輸出寬帶匹配網絡的損耗來實現較高的輸出功率和附加效率。實測與仿真曲線吻合度較好，實測結果顯示：在7～13 GHz工作帶寬范圍內，輸入駐波比小于1.5，輸出駐波比小于1.8，線性增益大于13 dB，3 dB壓縮點輸出功率大于24 dBm，功率附加效率大于35%，芯片面積為1.8 mm×0.8 mm。

關鍵詞：砷化鎵；微波單片集成電路；驅動放大器；功率附加效率；并聯負反饋；阻抗匹配

中圖分類號：TN722" " 文獻標識碼：A" 文章編號：2096-4706（2024）05-0073-05

Design of 7～13 GHz Broadband High-efficiency Driver Amplifier

DOU Xingkun， LI Bin， TAN Xiaoyuan， JIANG Le， YE Kun

（China Key System amp; Integrated Circuit Co.， Ltd.， Wuxi" 214000， China）

Abstract： A 7～13 GHz microwave monolithic high-efficiency driver amplifier based on 0.25 μm GaAs PHEMT process is designed. The chip uses a two-stage cascade topology， introduces a common source parallel negative feedback structure in the input stage to broaden the working bandwidth. In order to take into account both the output power and efficiency in the output stage， an equivalent RC model is introduced to fit the optimal impedance of the output transistor. Based on the equivalent RC model， high output power and power added efficiency are achieved by using a reactance matching topology to reduce the loss of the output broadband matching network. The simulation curves agree well with the measured curves， and test results show that during the bandwidth from 7 to 13 GHz， the input VSWR is less than 1.5， the output VSWR is less than 1.8， the linear gain is more than 13 dB， the 3 dB compression point output power is greater than 24 dBm， and the power added efficiency is higher than 35%， and the chip area is 1.8 mm×0.8 mm.

Keywords： GaAs; MMIC; driver amplifier; PAE; parallel negative feedback; impedance matching

0" 引" 言

放大器是各類射頻模塊不可缺少的有源器件，放大器的性能對射頻模塊的各項指標都有著重要的影響。微波單片集成電路（Microwave Monolithic Integrated Circuit， MMIC）因具有尺寸小、重量輕、可靠性高等優點，目前已在各類射頻模塊取得了廣泛的應用[1-3]。目前常見的MMIC寬帶放大器主要包括以下幾種類型：平衡放大器、負反饋放大器、有源匹配放大器以及分布式放大器[4]。其中，負反饋放大器具有線性度好、穩定系數高、易于進行寬帶阻抗匹配等優點。

本文基于0.25 μm砷化鎵贗配高電子遷移率晶體管（Gallium arsenide Pseudomorphic High Electron Mobility Transistor， GaAs PHEMT）工藝設計了一款7～13 GHz微波單片驅動放大器，可應用于發射機輸出功率放大器的前級驅動單元，為后級功率放大器提供足夠的輸入功率[5]。該驅動放大器的設計難點在于實現7～13 GHz工作頻帶內較高的輸出功率和功率附加效率（Power-added Efficiency， PAE）以及較小的芯片尺寸。通過最佳輸出阻抗分析、匹配網絡設計以及輸入級引入負反饋電路，該驅動放大器實現了工作帶寬內較高的功率和效率，同時具有簡單的電路結構，良好的增益特性和端口駐波等優勢。

1" 電路設計

文中驅動放大器采用兩級級聯結構，圖1為其原理圖。電源分別采用Vd = +5 V、Vg = -5 V供電，柵極電壓通過芯片內部分壓電阻進行調節，采用雙電源結構的優勢在于不但能靈活調節晶體管的工作狀態，同時可以避免采用自偏置結構源極電阻的負反饋影響降低射頻輸出功率和效率。本文設計的驅動放大器工作在AB類，既可以保證放大器的線性度，又能實現高效率輸出。輸入級晶體管主要提供適當的增益并調節輸入端口的匹配，輸出級晶體管主要進行高效率的功率輸出。對前級晶體管采用并聯負反饋結構，通過對匹配結構以及負反饋的綜合調節，犧牲低頻增益，改善寄生電容導致的帶內增益負斜率下降的問題，從而獲得較好的增益平坦度[6]。

圖1" 寬帶高效率驅動放大器原理圖

1.1" 最佳輸出負載阻抗分析

對于工作在線性區的放大器，通過負載線理論獲得最佳負載阻抗匹配點是一種良好的設計方法[7]。當有源器件工作在非線性狀態時，負載牽引方法將更為行之有效，采用負載牽引方法可以獲知器件的功率、效率以及對應的最佳負載阻抗點[8]。

本文設計的驅動放大器工作在非線性狀態，采用負載牽引方法進行設計。該0.25 μm GaAs PHEMT工藝的功率密度為0.5 W/mm，根據實際的輸出功率（Pout）需求，考慮到匹配網絡引入的損耗，末級管芯采用8 μm×100 μm的尺寸。在確定晶體管的直流工作點后，使用負載牽引測試平臺對晶體管進行最大輸出功率、最高功率附加效率的最佳阻抗點進行測試，表1是10 GHz時最佳功率匹配和最佳效率匹配的負載牽引結果。

表1" 10 GHz時負載牽引測試結果

頻率/ GHz Pout / dBm 最佳功率

阻抗ZL / Ω PAE / % 最佳效率

阻抗ZL / Ω

10 25.8 17.8 + j*11.3 54.4 14.2 + j*16.5

通常，最佳輸出功率和最大功率附加效率對應的阻抗點不完全一致但相近，根據設計目標需要對負載阻抗進行折中選取，實際選取阻抗點如表2所示。

表2" 實際選取阻抗點

頻率/ GHz 7 10 13

負載阻抗ZL / Ω 21.3 + j*12.2 17.5 + j*11.5 14.3 + j*9.3

Pout / dBm 25.3 25.6 25.6

PAE / % 47 50 46

為了更清晰地表征晶體管的物理特性，簡化寬帶匹配網絡拓撲分析，基于上述實際選取的負載阻抗ZL，根據式（1～3）所示的阻抗變換關系，將串聯晶體管等效成圖2所示的RC并聯輸出阻抗模型[9]。RC模型具有一定的物理意義，用于表征具有電流和電壓擺幅限制的有源器件，并可以在寬帶匹配網絡的設計中分析網絡拓撲[10]。

（1）

（2）

（3）

式中，γ為負載阻抗等效導納，G為等效電導，B為等效電納，ω為10 GHz時對應的角頻率，Rp為并聯等效電阻，Cp為并聯等效電容，根據該并聯RC模型可以對匹配網絡的性能進行分析。

圖2" 管芯最佳負載阻抗RC模型

1.2" 阻抗匹配

匹配網絡是射頻電路設計中的關鍵，良好的匹配網絡能夠讓放大器獲得優良的射頻性能，保證功率的穩定傳輸。對于寬帶匹配網絡，根據Bode-Fano規則，相同的負載條件下，最佳帶內反射系數響應Гm和帶寬Δω兩者之間相互制約[11]，1.1節中的晶體管并聯RC負載條件下的Bode-Fano約束條件如式（4）：

（4）

式中，Δω = ω2 - ω1，ω2、ω1分別為13 GHz和7 GHz時對應的角頻率。將式（1～3）所得的Rp、Cp值代入式（4）中，表明7～13 GHz理論上匹配枝節數n→∞時可得到最佳帶內反射系數Гm = 0.05。因此，在滿足寬帶匹配要求的前提下，將放大器的反射系數目標設為Гm＜0.2（VSWR＜1.5）進行匹配網絡設計，可將匹配枝節最簡化，通過電抗匹配實現較低的插入損耗。

同理，根據輸出級的最佳源阻抗及所需輸入功率，對前級晶體管的輸出阻抗以及輸出級晶體管的源阻抗進行級間匹配，使得前級提供足夠的輸出功率及增益以推動后一級[12]。最后將前級的最佳源阻抗匹配至50 Ω，通過調節前級輸入匹配可以對增益進行優化。

1.3" 負反饋共源電路

為了進一步調節放大器的增益等性能，在第一級晶體管漏極和柵極之間引入共源并聯負反饋，結構如圖3所示。該結構可以使得放大器的輸入阻抗和輸出阻抗在工作頻帶內保持相對恒定，既可以提高放大器的線性度，減少失真，降低工藝敏感度，又便于實現增益調節和端口的阻抗匹配[13]。

圖3" 共源負反饋電路

圖4是帶有反饋網絡的晶體管π型等效電路，忽略器件寄生電抗的影響，可以得到該電路的導納矩陣[Y][14]：

（5）

式中，Rf為反饋電阻，Cgs、Cgd和gm分別為晶體管柵源電容、漏源電容和跨導系數。反饋電路的核心器件是反饋電阻Rf，Rf基本決定放大器的帶寬和增益，其他器件的加入是為了能夠得到更好的頻響特性。現代射頻電路設計中，負反饋網絡一般都是通過仿真軟件進行優化設計，從而獲得理想的效果。實際設計中為得到Rf仿真初值，可在低頻段簡化分析，忽略電容效應，即Cgs = 0和Cgd = 0，可得：

（6）

由式（6）可導出散射矩陣[S]：

（7）

式中，

（8）

（9）

（10）

（11）

（12）

式中，Z0為系統阻抗。從上式中所示的[S]矩陣可以看出，S11、S21以及S22均與Rf有關。根據放大器增益分配即可反饋電阻初值，實際電路設計中需要考慮Cgs、Cgd的影響，通過調節Rf和Cf的值并引入電抗反饋進行仿真優化，實現良好的端口匹配和增益特性。

圖4" π型等效電路

2" 電路仿真結果及分析

確定該放大器的級聯拓撲結構后，利用仿真軟件進行原理圖仿真和相應元器件版圖仿真替換，替換完成后進行整版電磁仿真。如圖5所示，在7～13 GHz工作帶寬內的線性增益為14 dB，帶內波動0.5 dB；射頻輸入端口第一級放大器采用共源負反饋結構，具有良好的端口匹配性能，輸入駐波低于1.4；輸出端口主要進行附加效率和輸出功率匹配，輸出駐波比最大為1.6。

圖5" 端口駐波及增益仿真結果

圖6仿真結果表明在中心頻點10 GHz處，壓縮

3 dB點輸出功率達到25.3 dBm，功率附加效率為41%；由于不同頻點對應的最佳負載阻抗存在差異，在設計過程中將部分頻點的實際負載阻抗與最佳負載阻抗進行一定失配，從而實現了整個工作頻帶內平坦的輸出功率，在7～13 GHz內輸出功率大于24.5 dBm，附加功率效率高于37%。綜上分析，該寬帶驅動放大器的電磁仿真性能優良。

圖6" 壓縮3 dB點時輸出功率和附加效率仿真結果

3" 測試結果分析

圖7為該款驅動放大器的實物圖，基于Cascade半自動探針臺進行在片測試。測試結果如圖8所示，在7～13 GHz工作帶寬內的線性增益為13.5 dB，輸入駐波低于1.4，輸出駐波比最大為1.8。增益呈現正斜率，原因在于管芯模型在高頻部分寄生參數提取有偏差。

圖7" 驅動放大器芯片實物圖

圖8" 端口駐波及增益測試結果

圖9結果表明在中心頻點10 GHz處，壓縮3 dB點輸出功率達到25.1 dBm，功率附加效率為39%；在7～13 GHz工作帶寬內，增益壓縮點3 dB時輸出功率大于24.3 dBm、附加功率效率高于35%，與仿真結果相比輸出功率和效率均有部分下降，其原因除上述管芯模型偏差問題外，還存在實際輸出電路匹配插入損耗大于仿真值的問題。

圖9" 壓縮3 dB點時輸出功率和附加效率測試結果

綜上，測試結果與仿真數據對比吻合較好，實測與仿真誤差較小，芯片射頻性能優良。

表3將本文設計與國內市場在售MMIC驅動放大器進行了對比，在帶寬、效率、芯片尺寸以及工藝成本上，本文設計具有明顯優勢。

表3" 國內同類MMIC驅動放大器性能對比

產品 頻率/ GHz 增益/ dB Pout / dBm 效率/ % 芯片面積/ mm 工藝

BW1758 8～12 19 25.5 17 1.85×0.9 GaAs

BW570 8～12 22 24 12 2.0×1.4 GaN

WFD08120-P24 8～12 21 24 21 2.67×1.6 GaAs

WFDN08120-P27-1 8～12 19 27 8 1.9×1.4 GaN

本文 7～13 ＞13 ＞24.3 ＞35 1.8×0.8 GaAs

4" 結" 論

基于0.25 μm GaAs PHEMT工藝設計了一款7～13 GHz MMIC驅動放大器，該放大器采用兩級級聯結構，線性增益大于13 dB，3 dB壓縮點輸出功率大于24.3 dBm，功率附加效率大于35%，在芯片尺寸、效率、輸出功率方面具有一定的優勢，適用于雷達T/R組件等系統中功率放大器的前級驅動單元。

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作者簡介：豆興昆（1991—），男，漢族，江蘇南京人，工程師，研究生學歷，研究方向：微波單片集成電路設計。