基于國產FPGA的高速SS7信令研究與實現

摘 "要： 高速SS7信令是一種在數字通信網中使用的公共信道信令技術，適用于無線和有線的公共交換電話網。現有高速信令解析方案可拓展性相對不足，在實際應用場景中擴展成本巨大，并且大都采用外國平臺實現。隨著國家信息系統軟硬件平臺對自主可控要求越來越高，文中提出一種基于國產高云FPGA的高速SS7信令解析方案。信令解析過程包括信令采集模塊和信令過濾模塊，分別對其進行了詳細的介紹，并且解析信令的同時統計系統運行信息。相比現有方案，文中方案采用國產平臺實現，滿足自主可控要求，并對方案進行了模塊化參數化設計，可以很容易地實現不同應用場景的擴展。最終設計實現了8路高速SS7信令的并發處理，經過實網測試驗證，達到了預期的目的，并成功投入商用。

關鍵詞： 高速SS7信令； 可拓展性； 自主可控要求； 高云FPGA； 模塊化參數化； 并發處理

中圖分類號： TN919?34 " " " " " " " " " " " " " 文獻標識碼： A " " " " " " " " " " " "文章編號： 1004?373X（2024）15?0001?07

Research and implementation of high?speed SS7 signaling based on domestic FPGA

LI Jingyan1， HE Zanyuan2， WANG Lingwei2

（1. School of Cyber Science and Engineering， Zhengzhou University， Zhengzhou 450001， China;

2. Institute of Information Technology， PLA Strategic Support Force Information Engineering University， Zhengzhou 450002， China）

Abstract： High?speed SS7 （signaling system 7） signaling is a public channel signaling technology used in digital communication networks. It is suitable for both wireless and wired public switched telephone networks. The existing high?speed signaling analysis solutions have relatively limited scalability， so expanding them in practical application scenarios is costly， and most of them are implemented on foreign platforms. With the increasing demands for self?controllable hardware and software platforms in national information systems， a high?speed SS7 signaling analysis solution based on domestic Gowin FPGA is proposed. The process of signaling analysis includes a signaling acquisition module and a signaling filtering module， which are described in detail. The system operation information is collected while analyzing the signaling. In comparison with the existing solutions， the proposed solution is implemented on domestic platforms， and it meets with the self?controllable demands. In addition， the solution is designed with modular and parameterized features， so it can accommodate different application scenarios easily. The final design realizes concurrent processing of 8 high?speed SS7 signaling channels. After testing in a real network， the expected results are achieved and the designed scheme is put into commercial use successfully.

Keywords： high?speed SS7 signaling; scalability; self?controllable demand; Gowin FPGA; modular parameterization; concurrent processing

0 "引 "言

隨著移動通信網通信技術的不斷發展，我國經歷了從一號信令到七號信令，從隨路信令到共路信令，通信技術的迭代對人們的生活影響甚大。雖然目前基于分組域交換的信令通信已經大規模應用[1]，但是SS7（Signaling System 7）是將呼叫控制信息和其他業務信息通過一張獨立的信令網絡傳輸，由于將信令和話音通道分開，采用高速數據鏈路傳送信號[2]，具有傳輸速度快、呼叫建立時間短、信號容量大、安全性更高等特點，因此SS7信令在一些核心網骨干節點仍然大量存在[3]。

七號信令作為一種共路信令，隨著通信網業務的增加，越來越多的信令點之間采用2M高速信令鏈路來替代傳統的64 Kb/s的七號信令鏈路，以解決兩信令點之間的負荷瓶頸[4]。為保證移動通信網絡的可靠性和穩定性，對高速SS7信令解析研究變得尤為重要。現有的解析方案采用CPU或DSP進行設計，但實時性較差，功耗也會較高，其并不適合[5]。而ASIC（Application Specific Integrated Circuit）性能高、功耗低，但設計周期長，針對特定場景需求量不高的情況下，性價比低，且一經流片無法更改，適應性差。隨著可編程器件的不斷發展，基于FPGA（Field Programmable Gate Array）的信令處理方法應運而生，FPGA位于通用處理器和專用處理器之間，擁有兩者共有的優勢[6]。一種解決方案是使用FPGA完成信號解碼、信令解析等工作[7]，實現對信令的解析功能，但FPGA的資源是有限的，信號解碼復雜，會消耗大量資源，無法支持多路信令的處理；還有一種方案是FPGA只完成信令解析，而信號解碼由ASIC完成，這種方案將不同功能在不同器件上實現，可以減少FPGA資源的使用[8]。但無論是哪種方案，在實際實用過程中，應用場景不是一成不變的，這幾種方案不能滿足系統可拓展性的要求，并且現有方案器件使用不滿足國家對自主可控的要求，一旦受到制裁，系統供給無法維持，目前國產平臺已發展完善，實現國產平臺的信令解析系統意義重大[9]。

針對這一現狀，本文以高云FPGA為基礎，配合不同的傳輸芯片完成不同場景的應用，只需消耗少許配置傳輸芯片的資源即可，通過對系統進行模塊化、參數化設計，分為接口交互模塊和基礎功能模塊，對其進行分別封裝，后續不需要修改基礎功能模塊，只需根據ASIC芯片的不同修改接口交互模塊就可完成對不同場景的快速部署。本文方案實時性好，可以解決現有傳統方案可拓展性不足的問題，滿足國家自主可控的要求，實用價值更高。

1 "總體設計

本文方案基于河南省重大科技專項項目，項目基于ATCA（Advanced Telecom Computing Architecture）架構進行[10]設計，FPGA單元設計采用COM?Express（Computer?on?Module Express） TYPE 6標準，通過TYPE 6插座扣接在ATCA單板上[11]，本文的工作主要針對FPGA單元進行設計與實現，FPGA單元硬件結構如圖1所示。

如圖1所示，FPGA單元硬件結構包括高云FPGA芯片、8通道傳輸芯片、同步時鐘芯片、PHY芯片、DDR芯片等，需要為其提供12 V電源，再由單元內電源模塊完成不同伏電源轉換。其中高云FPGA芯片的設計為本方案的核心工作內容，完成信令數據的接收與發送、過濾、串行與并行轉換等功能，8通道傳輸芯片負責信號的格式轉換，后續通過更改此芯片并配合FPGA，可以快速完成不同場景的擴展，在此本文實現了8通道E1數據的解析。PHY芯片完成以太網通信，同步時鐘網絡完成不同時鐘的同步，DDR3芯片為FPGA提供外部緩存。

本文主要針對信令解析即信令接收方向進行介紹，數據流處理流程如下。8路信令信號先由傳輸芯片接收，信號為HDB3（High Density Bipolar of Order 3 Code）碼格式[12]，傳輸芯片對信號進行數據和時鐘的恢復以及碼格式的轉換，后將恢復后的8路數據、時鐘及同步信號發送至FPGA，此時FPGA接收NRZ（Non Return Zero Code）格式數據，并對信令數據進行采集、過濾、串行化合路，然后以UDP協議通過PHY芯片發送至CPU。其中傳輸芯片提供Motorola控制接口，在FPGA內完成對傳輸芯片的初始化以及配置。

信令采集是指對2M信令進行凈荷提取，包括E1幀同步、HDLC（High?Level Data Link Control）數據定包、刪零、FCS校驗[13]。信令過濾是指對凈荷數據信令進行過濾，通過分析將無效數據幀進行丟棄，對有效數據幀進行接收并統計。無效數據幀包括短幀、字節填充單元幀、校驗失敗幀，其他為有效數據幀。統計的幀包括接收信令幀數、過濾通過幀數、長幀數、緩存數據幀數以及過濾FLSU數、短幀數、校驗失敗幀數、讀取緩存幀數等。FPGA內設計8路并行處理流水線，信令采集模塊和信令過濾模塊同時進行，極大提升效率，之后進行串并轉換，將8路并行數據串行化合路。

CPU與FPGA通過LPC總線（Low Pin Count Bus）協議完成通信，FPGA內設置LPC接口[14]，完成LPC協議的解析與封裝，CPU內置LPC映射地址，基址為0x22000000，地址映射空間如表1所示。

從表1可以看出，對接收信令幀數據的各種信息都進行統計，以盡可能全面的方式監控系統的工作狀態。方案通過Gowin云源軟件對高云FPGA進行設計來實現，采用Verilog HDL和IP核兩種方式，軟件版本號為Gowin_V1.9.8.11。

FPGA芯片采用高云晨曦系列，型號為GW2A?LV55PG484C8/I7。GW2A系列FPGA產品是高云半導體晨曦家族第一代產品，內部資源豐富，具有高性能的DSP資源，高速LVDS接口以及豐富的BSRAM存儲器資源，這些內嵌的資源搭配精簡的FPGA架構以及55 nm工藝，使GW2A系列FPGA產品適用于高速低成本的應用場合。

8通道傳輸芯片采用CP5028，由上海啟攀微電子設計和生產，提供8通道E1的接收與發送，該芯片支持75 Ω非對稱的同軸電纜信號，也可以支持120 Ω對稱的雙扭線信號，并支持發送和接收方向的512 bit彈性緩存（該緩存的主要目的就是吸收E1線路側和系統時鐘側之間的頻率和相位的抖動），CP5028的管理接口是Motorola或者Intel微控制器接口。

時鐘同步芯片采用MT9042，其具有跟蹤參考基準、保持記憶運行和自由運行等功能，該器件被廣泛應用于通信網同步電路設計，并提供E1時鐘。

2 "信令采集模塊設計

本模塊負責對8路2M高速信令數據進行采集，模塊內設置8路并行流水線，8路數據同時處理，對可處理2M信令數參數化設計，可根據場景進行更改。每路數據的處理有如下兩步：第一步完成E1數據的幀同步；第二步完成2M信令的提取。

其中2M信令鏈路占用整個E1接口，0時隙具有同步和校正的作用，信令是HDLC幀格式的數據，對信令凈荷的提取就是對HDLC幀數據的解析，2M信令的三種幀格式如圖2所示。

三種單元格式對應不同的作用，消息信令單元是用戶層所需要的信息，鏈路狀態信令單元用于提供鏈路狀態信息，填充信令單元是維護信令鏈路正常工作、起填充作用的信令單元。三種共有的格式是標志F、校驗字段CK、前向信息、后向信息、長度指示語及一些備用字段，信令采集模塊針對標志F和校驗字段CK進行，不區分三種信令格式。第一步E1數據的幀同步通過對0時隙的比特數據進行檢測來實現，7′h1B為幀同步信號。第二步HDLC幀數據解析通過對標志F的檢測來實現，并劃定信令幀凈荷數據范圍，然后對校驗字段CK進行校驗，來確定幀數據是否在傳輸過程發生錯誤，其中標志F為8′h7E。信令采集功能框圖如圖3所示。

信令數據首先經fifo_16x1進行緩存，當檢測到E1時鐘的下降沿時，拉高寫使能信號，寫入數據，當FIFO計數器大于4時，讀使能拉高開始讀數據，讀出數據流入e1_frame_rx，內有8位移位寄存器，數據比特從低字節向高字節移位，每移位一次，檢測一次是否等于7′h1B，當兩個連續偶數幀的0時隙都檢測到7′h1B時，進入同步狀態。之后如果某一個偶數幀0時隙失去7′h1B的檢測，則退出同步狀態，等待滿足條件可再進入同步狀態，進入同步狀態后才進行數據的接收。

然后對同步后的數據進行HDLC幀數據解析，首先數據流入flag_detect，其內設置8位移位寄存器，數據比特從低字節向高字節移位，分別與8′h7E、8′h7F、8′hFE、8′hFF、7′h3E進行比較，得到幀范圍標志、錯幀標志、刪零標志。標志與數據比特都流入byte_gen，byte_gen根據標志信息完成比特數據到字節數據的轉換，具體是根據幀范圍標志完成每個幀的劃分，在每個幀的最后以字節輸入幀結束信號。根據HDLC幀格式規則，8′h7F、8′hFE、8′hFF不會出現在幀數據中，當收到錯幀標志時丟棄此幀。收到刪零標志，要對數據刪去一個零，完成對數據的還原。最后對數據完成FCS校驗，校驗成功的輸出信令凈荷數據，校驗失敗的輸出至后置模塊處理，并會輸出校驗失敗信號到后置模塊。FCS校驗采用crc16，初始值為16′hFFFF，數據位寬為8，校驗數據需要高低比特反轉。

至此，凈荷數據提取完畢，無論是消息信令單元、鏈路狀態單元還是字節填充單元都對其進行分析處理，最終將信令單元格式中的標志F進行去除并完成對數據的校驗，后續再由過濾模塊做進一步處理。

3 "信令過濾模塊設計

信令過濾模塊同樣設置8路流水線，并接8路信令采集模塊進行過濾，在此模塊完成過濾處理后，將8路數據串行化合路，然后以UDP包形式發出，信令過濾功能框圖如圖4所示。其中過濾模塊同樣參數化設計，配合前置采集模塊完成不同場景下的解析。

本模塊接收前置模塊提取的凈荷數據，在filter_control中設置好幀字節數后對凈荷數據進行比對判斷，通過一個數據RAM（即dram）將判斷后的有效凈荷數據進行存儲，完成過濾功能，并產生對應的標志信息，存儲在標志FIFO（即flagfifo）中。cache_control以標志FIFO為指引將數據RAM中數據輸出至緩存FIFO（即pkgfifo）中，完成輸出緩存，并同時產生標志信息，存儲在標志FIFO2（即pkg_flagfifo）中，到此信令過濾和信令緩存完成。后serial根據標志信息完成串行化合路，serial接收8路數據，在此為方便描述功能框圖，只畫出了一路數據。information statistics在filter_control和cache_control處理時同時統計各類信息。

3.1 信令幀過濾

此小節完成信令過濾，實現filter_control功能。模塊內設置計數器cnt，每接收1 B計數器加1，幀結束信號到來后，與定義的不同類型幀字節數標準進行比較，從而達到判斷目的。對幀類型的判斷標準如下：小于8 B的幀定義為短幀；等于8 B的幀為FLSU；等于9 B的幀為LSSU；大于300 B的幀定義為長幀；FCS校驗失敗的為錯幀。特此說明，幀字節數為凈荷數據數，包括校驗字段數。判斷后，通過一個數據RAM和標志FIFO對凈荷數據進行輸出，從而達到對不同幀的過濾。幀類型判斷狀態轉移圖如圖5所示。

IDLE：初始狀態。檢測數據輸入有效信號wren和幀結束信號wreof，當輸入有效信號為高電平且幀結束信號為低電平時，進入JUDGE狀態。否則，維持初始狀態不變，等待信號輸入。

JUDGE：判斷狀態。輸入有效信號wren為高電平的情況下，數據RAM寫輸入有效信號拉高，數據RAM接收凈荷數據，并且接收一次數據幀字節計數器cnt加1，記錄接收幀字節數目。同時，檢測幀結束信號電平，幀結束信號拉高時，接收信令幀數加1，同時檢測校驗錯誤信號是否拉高以及幀字節計數器是多少，拉高、小于8、等于8或等于9都進入CONTINUE狀態，表明此幀為校驗失敗幀、短幀、FLSU或LSSU，并且對應校驗失敗幀數加1、短幀數加1、過濾FLSU數加1；否則進入NEXT狀態，表明此數據幀為正常數據幀；無論接收幀為何種幀，判斷完畢后，數據RAM寫輸入有效信號拉低，停止數據寫入。每次正常幀接收完畢后，將當前數據RAM地址減1，并寄存給記錄地址addr_tb，減1是將校驗字段的2個字節去除，記錄地址保證當收到數據幀時，將上一正確幀結束地址輸出給數據RAM地址，以此來過濾長幀、短幀、錯幀、FLSU或LSSU。

NEXT：下一狀態。表明此正常幀已接收完畢，同時判斷幀字節計數器是否大于300，大于300時，長幀數加1，同時統計過濾通過幀數，后進入CONTINUE狀態。

CONTINUE：繼續狀態。長幀、短幀、錯幀、FLSU和LSSU跳過NEXT直接進入此狀態，進行下一幀的接收。當檢測到輸入有效信號且幀結束信號無輸出時，進入JUDGE狀態，否則，等待信號的到來。

3.2 "信令幀輸出緩存

此小節完成信令的輸出及緩存，實現cache_control功能。幀過濾完畢后，數據存儲在數據RAM中，并且數據幀的標志信息存儲在標志FIFO中，每個標志FIFO中的數據表示一個數據幀的幀長度，通過標志FIFO指引數據RAM進行數據輸出，而標志FIFO是由幀結束信號使能的。標志FIFO的寫入和控制過程如下。

標志FIFO寫入。幀結束信號作為標志FIFO的寫使能信號，幀結束信號拉高時，將當前幀長度cnt寫入標志FIFO中；幀結束信號拉低時，等待信號到來，以此類推，每個幀的長度信息被記錄在標志FIFO中，可以保證數據RAM中不同幀的正確傳輸。

標志FIFO控制。檢測標志FIFO的空信號empty，當empty為1時，繼續等待；當empty為0時，表明有幀存入，此時拉高數據RAM讀信號，開始讀數據，需要注意的是，將此讀信號推遲4個時鐘，在數據RAM輸出之前輸出2 B的幀長度信息和2 B的E1支路信息。設置計數器，每從數據RAM中讀出一個數據，計數器加1，直到計數器等于幀長度，拉低數據RAM讀信號，停止讀數據，按此進行，完成每一幀的輸出。

每一幀輸出后，存儲在緩存FIFO中，緩存FIFO寫有效信號為數據RAM讀有效信號，緩存FIFO數據為9 bit，低8 bit數據，高1 bit幀結束信號；同時設置標志FIFO2，以幀結束信號位使能信號，數據RAM輸出1幀，寫入緩存FIFO1幀，寫入標志FIFO2一個標志，同時緩存數據幀數加1。

3.3 "信令幀串行化合路

至此，一路2M信令處理過程完成，采集及過濾過程8路同時進行，在此節完成8路緩存FIFO的串行化合路，實現serial功能。具體由串行化合路狀態控制機完成8路數據的串行化合路，串行化合路狀態轉移圖如圖6所示。

IDLE：初始狀態。判斷一路標志FIFO2是否為空，默認先判斷第一路數據，若為空進入LOOP狀態，否則進入RECEIVE狀態。

LOOP：循環狀態。第一路標志緩存為空，說明第一路并沒有數據輸出，當前判斷標志FIFO2路數加1，返回初始狀態，以此類推，每進入一次LOOP狀態，加1，達到1～8路依次循環檢測目的。

RECEIVE：合路狀態。通過將緩存FIFO讀使能電平拉高，實現接收數據，直到此路數據的幀結束信號pdata[8]電平拉高時，緩存FIFO讀使能拉低，結束此數據幀的接收，進入IDLE狀態，并且當前判斷標志FIFO2路數加1。如此設計，保證8路緩存的數據平均地被接收，不會發生某一路緩存FIFO數據存儲負載的情況。

4 "功能測試

功能測試針對信令解析功能和組包發送進行，通過多次采集在線邏輯分析儀波形并觀測波形來驗證功能是否完成。

圖7為FPGA的接口波形圖，傳輸來自傳輸芯片的信令信號，其中CP5028_0_RSER為8路信令接收接口，CP5028_0_TSER為8路信令發送接口，16位數據中的低8位分別為8路信號數據，高8位無數據默認為0，可根據需要進行擴展。8路信號并行處理，下面對其中一路信號的信令解析功能及合路后組包發送的測試進行說明。

4.1 "信令解析功能測試

信令解析功能主要分為E1幀同步、HDLC幀處理、有效凈荷數據緩存和串行化合路，具體分析如圖8、圖9所示。

圖8中，e1_rx_data為第二路E1的接口信號，用ch_id表示線路號，其值為8′h01。sof為幀同步信號，當檢測到7′h1B時，sof信號拉高，然后在bit_valid_out使能下通過bit_out輸出，至此完成E1數據的幀同步。

圖9中，data_in是數據輸入，valid_in為輸入使能信號，ctr_flag_uu1為HDLC數據的標志信號，當檢測到8′h7E時會拉高，從而完成數據幀的區分，ctr_zero_uu1為刪零標志，而ctr_abort_uu1為錯幀標志，根據這些標志完成凈荷數據的提取后進行緩存，最后進行串行化合路完成串并轉換，其波形圖如圖10所示。

8路E1同時進行，通過串行化合路進行串并轉換，為信令幀的組包完成前置準備，波形圖如圖11所示。從圖中可以看到4路數據，當prden[3]拉高時，其對應數據進入tdata，8路數據依次輪詢，完成8路數據的串行化合路。

4.2 "組包發送測試

圖11中：tx_mac_valid為發包有效信號，tx_mac_data為發包數據，tx_mac_last為包最后字節信號，其中目的MAC為020203040508，源MAC地址為A8CDEF123322，且包結束時tx_mac_last拉高。圖12為系統的統計信息，分別為FPGA接收包數、FPGA發送包數、錯包數、短包數、長包數等。

5 "結 "語

本文通過對信令解析方案的研究，針對現有方案中系統的可拓展性相對不足，以及器件使用不滿足國家對自主可控越來越高的要求，提出并實現了基于國產FPGA的高速SS7信令解析方案。通過使用不同的通信芯片并配合基于FPGA模塊化參數化的設計，可以輕易完成不同場景的擴展，最終采用8通道E1芯片基于高云FPGA實現了對8路2M信令的并發解析處理。相比于現有傳統的解決方案，本文方案可擴展性更強，實用價值更高，同時方案采用國產FPGA實現，滿足國產自主可控要求，為大眾提供了一種國產平臺的參考方案。

注：本文通訊作者為何贊園。

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作者簡介：李靜巖（1998—），男，河南焦作人，碩士研究生，研究方向為FPGA開發、電信技術。

何贊園（1975—），男，河南靈寶人，碩士，研究員，研究方向為電信技術、計算機軟件與應用。

王領偉（1983—），男，河南三門峽人，碩士，助理研究員，研究方向為移動通信網安全、新型網絡結構。