一種高性能、高PSR的LDO設計

摘要：研究分析了傳統低壓差線性穩壓器（low dropout regulator，LDO）的結構、電源紋波對輸出端的影響。針對傳統LDO 相位裕度不夠，電源電壓抑制（power supply rejection，PSR）效果下降的情況，采用0.35 μm 標準互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）工藝設計了一款高性能、高PSR 的LDO，在較寬的負載電流范圍內有較好的相位裕度與電源抑制。仿真結果表明，負載電流為5 mA 時的低頻PSR 為-49 dB，負載電流為75 mA 時的低頻PSR 可達-79 dB；系統在負載電流范圍為5 ～ 75 mA 內均能正常工作，且該范圍內的相位裕度均超過55°。

關鍵詞：低壓差線性穩壓器（LDO）；電源電壓抑制（PSR）；相位裕度；高增益

中圖分類號：TN432；TM44 文獻標識碼：A

0 引言

隨著現代科技的不斷發展，電子設備的性能也不斷提高。芯片是大多數電子設備中不可或缺的部分，其常見的供電系統主要包括開關電源、低壓差線性穩壓器（low dropout regulator，LDO）、電荷泵等。在這些供電系統中，LDO 具有極小的輸出電壓紋波和較低的功率損耗，并且不斷縮小的LDO輸入與輸出之間的差值，也可以使LDO 具有較好的能量轉換效率[1]。

近年來，關于LDO 性能提升的研究很多。例如，韓旭等[2] 提出基于翻轉電壓跟隨器（flippedvoltage follower，FVF） 的無片外電容LDO， 在1.2 V 的電源下靜態消耗電流為13.2 μA，下沖電壓為341 mV。由此可以看出，其靜態功耗較低，但下沖電壓過大，對于限制下沖電壓的場合顯然不適用。肖皓洋等[3] 提出了一種LDO，其電源電壓抑制（power supply rejection，PSR）效果顯著，但是功耗過高。本文通過采用折疊式共源共柵結構放大器和低壓共源共柵電流鏡負載中間級的方法，極大提高了LDO 低頻的PSR，設計實現了一款輸入電壓為2 V、輸出電壓為1.7 V 的高PSR 的 LDO。

1 LDO分析

1.1 LDO 原理介紹

傳統LDO 結構主要由誤差放大器、功率管以及反饋網絡構成。LDO 的主要工作原理是采集來自電阻反饋網絡的輸出電壓，將其與一個參考電壓進行對比，再由誤差放大器將電壓差信號放大，輸送至功率管的柵端進行線性調整，使輸出電壓與參考電壓維持相應的比值不變，從而產生穩定的電壓輸出[4]。

1.2 LDO 的PSR 分析

PSR 反映了系統對于輸入電源所帶紋波傳遞到其輸出端的抑制效果。圖1 展示了LDO 紋波產生的主要來源。通常LDO 的紋波主要包括兩條傳播路徑：一條是誤差放大器上的輸入電壓VIN 的紋波和參考電壓 VREF 產生的紋波可以通過后續電路經功率管MP 傳遞到輸出端；另外一條是VIN 產生的紋波直接經功率管傳遞到輸出端。

誤差放大器的輸入電源電壓VIN 和參考電壓VREF 上的紋波傳輸至輸出端時產生的影響可以表示如下[5]：

式中，VIN_ripple 為誤差放大器在VIN 處的紋波電壓，VOUT_ripple 為誤差放大器在VOUT 處的紋波電壓，gm，p為功率管MP 的跨導，Ztot 為輸出端等效總阻抗，Aeo為誤差放大器的增益，S 為復頻域因子，R1、R2 為反饋電阻，Pe 為誤差放大器的主極點，PSRRe 為誤差放大器的電源抑制比，PSRBG 為提供VREF 恒定電壓的電壓基準源電源抑制。

由式（1）可以看出，當頻率（復頻域因子S）升高時，由于誤差放大器主極點Pe 的存在，式（1）將趨近于0。因此，由誤差放大器和電壓基準源產生的紋波將不會傳輸到輸出端，LDO 具有良好的PSR 效果。

圖2 為LDO 輸出端紋波電壓傳輸路徑等效示意圖，處于功率管MP 的源端由電源輸入電壓VIN 產生的紋波對輸出端紋波的影響分析如下。

已知PSR 的定義：

由圖2 可知，經功率管源端的紋波輸入與 VOUT端的紋波輸出間滿足rds（功率管MP 源漏間的等效電阻）與 Zo-（f 考慮了電壓負反饋效果后的實際阻抗）的分壓關系。通過電阻分壓可以得到：

式中，β 為反饋系數，AOL 為LDO 的開環增益。

因此式（2）可以轉化為：

由式（4）可知，開環增益越大，PSR 效果越好。因此，本文采用能提供高增益的折疊式共源共柵放大器作為誤差放大器，從而保證較高的PSR。

1.3 LDO 的PSR 提升方案

傳統提升 PSR 的電路結構如圖3 所示，其中BUFFER 為緩沖級，VFB 為反饋電壓，電路主要通過在功率管前級增加一個柵漏短接的 MOS 管來實現。當 VIN（M2 的源端）上存在紋波時，由于晶體管M1 的電流恒定，且M1 的電流流過晶體管M2，因此M2 的電流也保持不變。同時，M2 的柵端也必須產生相等的紋波電壓，才能使得 M2 的電流保持不變。M2 的電流I 計算公式：

式中，K 為常數，W/L 為M2 的寬長比，VS、VG 分別為M2 的源、柵端電壓，V_ripple1 為M2 的S 端的紋波電壓，V_ripple2 為M2 的G 端的紋波電壓，Vthp 為M2 的閾值電壓。

由式（ 5） 可知，為了滿足電流恒定，當 VIN 上存在V_ripple1 時，M2 的柵端必須產生與V_ripple1 數值相等的V_ripple2。而 M2 的柵端與功率管MP 的柵端相連，因此功率管MP 柵源端存在相等的紋波電壓，所以流過MP 的電流不受電源紋波的影響，從而使得VOUT 處的電壓不受電源紋波的影響。

但是當考慮溝道長度調制效應時，I 的計算公式則變為：

式中，λ 為溝道調制系數，VSD 為晶體管的源漏電壓。

由式（6） 可知， 電流 I 的表達式增加了（1+λVSD）。因為M1 管的源端接地， 所以流過M1 的電流會隨著其漏端電壓發生變化。這使得V_ripple1 ≠ V_ripple2，因此會將V_ripple 引入 M1 的電流。

而 M1 的漏端又與 M2 的柵端相連，從而使得MP 的源端紋波電壓與柵端紋波電壓不相等，導致MP 產生不純凈的電流，使得VOUT 存在紋波。

基于此，本文采用一種基于柵漏跨接晶體管作為P 溝道MOS 管負載的鏡像電路作為緩沖級。如圖4 所示，流過M2 的電流I 受VIN 紋波電壓的影響：

式中，gm1 為M1 的等效跨導，ro1、ro3 分別為晶體管M1、M3 的等效電阻。

而傳統結構導致的紋波電壓對電流的影響：

式中，ro2 為晶體管M2 的等效阻抗。

可以看出電流受紋波的影響減小了 M1 的本征增益倍，因此 LDO 的輸出端紋波得到抑制。

由波紋的傳輸路徑分析可以看出，誤差放大器輸入端 VREF 紋波及功率管源端紋波，都會影響LDO 的低頻 PSR，而高頻處的PSR 主要受功率管源端的紋波影響，因此本文采用折疊式共源共柵放大器來提升低頻PSR，并且通過帶緩沖級的PSR 提升結構對高頻PSR 進行抑制。

2 LDO電路結構設計

2.1 LDO 整體電路介紹

本文設計的LDO 整體結構如圖 5 所示。與傳統的LDO 相比，本設計采用了多級級聯的結構。其中，第一級采用折疊式共源共柵結構；第二級采用低壓共源共柵電流鏡負載結構。第二級的輸出接到功率管MP 的柵極，LDO 輸出端設置分壓電阻反饋網絡和負載電容等效串聯電阻（ equivalent seriesresistance，ESR） 補償結構。

圖5 中M2 ～ M11 構成折疊式共源共柵結構，為 LDO 提供較大的環路增益，同時使得LDO 在低頻下具有較高的PSR。M12 作為帶電流鏡負載的共源級放大器的輸入，晶體管M13、M14、M15、M16共同構成低壓共源共柵電流鏡，使得流過M17（柵漏短接的 MOS 管）的電流更純凈，并且在M17 柵端產生與VIN 端大小相等的紋波電壓，從而減小輸出電壓的紋波擾動。為了給負載提供較大的輸出電流，需要將MP 的尺寸設計得較大。由分壓電阻R1、R2 及誤差放大器構成的反饋網絡通過負反饋機制使得輸出電壓穩定在1.7 V。當負載電流突然產生變化時，由于負載電容CL 的存在，使得輸出電壓不至于產生突然的急劇變化。由于負載電容上的等效串聯電阻RESR 的存在，會產生左半平面的零點，從而抵消次極點的影響。由于共源共柵放大器的輸出電阻極大，使得第一級輸出端的極點頻率較低，進而導致系統不穩定。因此，在第一級共源共柵放大器的輸出端與功率管的漏端之間接上具有調零電阻的密勒電容Cm 進行頻率補償，增加系統的相位裕度。

2.2 環路穩定性

基于電路結構，推導出本文設計的LDO 的傳輸方程計算公式：

式中，Lo 為低頻環路增益，P1、P2、P3 分別為第一級放大器輸出端極點、功率管柵端極點以及LDO輸出端極點，Z1、Z2 為系統的兩個零點。

式（9）中的Lo、P1、P2、P3、Z1、Z2 的計算公式如下：

式中，gm3 為折疊共源共柵結構的輸入管M3 的跨導，gm7 為晶體管M7 的跨導，ro5、ro7、ro17 為晶體管M5、M7、M17 的等效輸出電阻，gm12 為第二級輸入管 M12 的跨導，gm，p 為MP 的跨導，rm，p 為MP的等效電阻，Cm、Rm 分別為密勒電容和調零電阻，CL 為負載電容，RESR 為輸出電容串聯等效電阻。

環路存在3 個極點，這會導致系統不穩定，因此選擇在 Cm 處串聯Rm，以產生一個零點來對環路的頻率響應進行補償。為降低由于負載電流的突然變化導致的輸出電壓的瞬間變化所造成的不良影響，通常在輸出端接大電容。這個因素加上輸出端的等效大電阻，導致輸出端極點頻率較低，進而影響電路的穩定性。通過選取合適的電阻、電容取值，使第三極點和第二零點處于高于單位增益帶寬（unity-gain bandwidth，UGB）的地方，并且讓第一零點 Z1 的位置盡可能靠近次極點，以抵消其對系統相位裕度變化的影響，提升系統的穩定性。

3 電路仿真分析

本文設計的LDO 采用2 V 的輸入電源電壓，輸出電壓為1.7 V，最大負載電流為75 mA，電壓差為0.3 V。LDO 輸出端負載電容為4.5 μF，其串聯等效電阻為2.5 Ω。為了驗證該 LDO 的環路穩定性和電源抑制效果，本文基于0.35 μm 標準互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）工藝，通過Cadence Virtuoso 仿真平臺進行測試仿真。

3.1 環路穩定性仿真

圖 6 展示了 LDO 在 5 ～ 75 mA 負載電流范圍內工作時的相位裕度和環路增益。從圖6 可以看出，系統在全域范圍內相位裕度均大于55°，環路增益均超過80 dB。此外，隨著負載電流的增加，相位裕度不斷增加，系統的穩定性不斷增強，符合消費性電子應用需求。

3.2 PSR 仿真

圖7 為不同負載電流下 LDO 的PSR 曲線圖。由圖7 可知，本文 LDO 在中低頻有良好的電源紋波抑制效果，負載電流為5 mA 時，LDO 的低頻（＜ 1 MHz） PSR 可達-48 dB，當頻率為 1 MHz 時，LDO 的 PSR 為 -46 dB；當頻率達到 10 MHz 時，LDO 的PSR 仍可達 -37 dB。負載電流為75 mA時，LDO 的低頻直流增益可達-79 dB；當頻率為1 MHz 時，LDO 的PSR 仍可達-55 dB；當頻率為10 MHz 時，LDO 的PSR 為-37 dB。

本文與其他文獻中LDO 的性能對比如表1 所示，可以看出，本文LDO 較其他LDO 具有更高的低頻 PSR。

4 結論

本文提出了一種高增益、高PSR 的LDO 結構，該 LDO 在輕載到重載工作范圍內均有良好的系統穩定性。本文分析了傳統補償方法存在的不足，討論了本文提出的設計結構的優勢，對LDO 的PSR進行了推導分析，指出了傳統LDO 在PSR 方面表現不優的原因，并對傳統 LDO 結構進行改進以提升其PSR 性能。采用 0.35 μm 標準CMOS 工藝對LDO 的各項性能進行仿真驗證，結果表明，本文設計的LDO 在設定負載范圍內均能正常穩定工作。對于不同負載電流下的PSR 進行仿真，結果表明在符合應用要求的負載范圍內該LDO 具有良好的電源抑制能力。

參考文獻

[1] S T R A T A K O S A J ， S A N D E R S S R ，BRODERSEN R W. A low-voltage CMOS DCDC converter for a portable battery-operated s y s t em[ C ] / / P r o c e e d i n g s o f 1 9 9 4 P o w e r Electronics Specialist Conference-PESC’94.Taipei：IEEE， 1994，1：619-626.

[2] 韓旭，張為，王金川，等. 無片上電容的負載瞬態響應增強型LDO[J]. 微電子學，2016，46（3）：336-339.

[3] 肖皓洋， 羅萍， 楊朋博， 等. 一種高電源抑制比LDO[J]. 微電子學，2020，50（1）：60-64.

[4] 徐晨濤， 程旭， 張霖. 一種超低壓差高性能LDO 設計[J]. 中國集成電路，2024，33（4）：39-46.

[5] EL-NOZAHI M， AMER A， TORRES J， et al.High PSR low drop-out regulator with feedforward ripple cancellation technique[J]. IEEE journal of solid-state circuits， 2010，45（3）：565-577.

[6] WONG K， EVANS D. A 150 mA low noise， high PSRR low-dropout linear regulator in 0.13 μm technology for RF SoC applications[C]//2006 proceedings of the 32nd European Solid-State Circuits Conference. Montreaux：IEEE，2006：532-535.

[7] GUPTA V， RINCóN-MORA G A. A 5 mA 0.6 μm CMOS miller-compensated LDO regulator with -27 dB worst-case power-supply rejection using 60 pF of on-chip capacitance[C]//2007I E E E I n t e r n a t i o n a l S o l i d - S t a t e C i r c u i t s Conference-digest of technical papers. San Francisco，CA：IEEE，2007：520-521.

[8] LAM Y H， KI W H. A 0.9 V 0.35 μm adaptively biased CMOS LDO regulator with fast transient response[C]//2008 IEEE International Solid-State Circuits Conference-digest of technical papers. San Francisco，CA：IEEE，2008：442-626.

基金項目：福建理工大學科研啟動基金“物聯網電源管理集成電路設計”（GY-Z21066）；福建省教育廳本科高校教育教學研究項目（FBJG20220019）。