基于神經網絡的優化算法在EDA中應用研究進展

摘 要：為了應對芯片設計復雜度的提升，電子設計自動化工具和方法也在不斷進步。然而，EDA需要協調達到最佳的功率、性能和面積，通常其不能保證最優的解決方案。EDA工具在電路設計階段包括邏輯綜合、布局布線及驗證等均屬于多目標、多約束的非線性規劃求解過程，且為了更好解決求解中的不確定性和易于出現局域極值等難題，基于神經網絡的優化算法已被集成到EDA工具的設計流程中。首先對EDA中的優化問題、多目標優化計算及基于神經網絡的優化算法進行了簡要概述，繼而詳細梳理了基于神經網絡的優化算法在邏輯綜合、布局布線及驗證等不同設計階段中的優化求解方法，并闡述了當前研究所面臨的挑戰與機遇，希望為集成電路自動化設計及相關領域研究提供參考。

關鍵詞：電子設計自動化；非線性規劃；多目標優化；神經網絡；優化計算

中圖分類號：TP183"" 文獻標志碼：A"" 文章編號：1001-3695（2025）01-001-0001-10

doi： 10.19734/j.issn.1001-3695.2024.05.0171

Advances of optimization algorithm via neural network computing for EDA

Abstract： In response to the increasing complexity of chip design， EDA tools and methods are also evolving. However， EDA needs to be coordinated to achieve optimal power， performance， and area， and it does not always guarantee an optimal solution. The application of EDA tools in the circuit design stage， including logic synthesis， layout and verification， belongs to the nonlinear programming solution process with multiple objectives and constraints. To better address the uncertainties of the solution and the problems such as the easy to appear local extreme values， optimization algorithms based on neural network had been integrated into the design process of EDA tools. This paper first gave a brief overview of the optimization problem， multi-objective optimization calculation and optimization algorithm based on neural network in EDA， and then sorted out the optimization solution methods of optimization algorithm based on neural network in different design stages such as logic synthesis， layout and verification， and expounded on the challenges and opportunities faced by the current research institute. It hoped to provide reference for automated integrated circuit design and related research.

Key words：electronic design automation （EDA）; nonlinear programming; multi-objective optimization; neural network; optimization calculation

0 引言

電子設計自動化（EDA）作為應用計算機和電子工程中最重要的領域之一，在融合前沿算法和技術的基礎上不斷發展［1～3］。近年來，隨著芯片產業的發展，集成電路的規模呈指數級增長，對電路設計各個流程的優化計算提出了挑戰［4］。因此，EDA工具需要更高效地處理復雜設計、時序分析、仿真驗證、功耗優化等問題，以滿足日益增長的電子設計需求。

鑒于EDA設計流程的許多階段都與優化相關，優化的結果直接關系到電路設計的結果質量（quality of result， QoR）評估［5］。傳統的EDA工具存在操作復雜、成本高、設計限制多、設計周期長、靈活性差等缺點，難以滿足不同的功率、性能和面積需求［6］。而現代硬件系統的復雜性和技術規模的爆炸式增長更加劇了這一問題。考慮到對硬件的高效開發和生產力提升的渴望，人們高度期望在EDA工具中注入更多的智能優化方法，以實現快速、準確、有效的優化，從而提高開發效率。由于EDA設計流程的各個階段都屬于多目標的非線性規劃問題，在這些問題的求解過程中，要對多個目標共同求優，而各個目標之間存在沖突，且不一定存在對所有目標來說都是最好的解決辦法［7］。因此，對于多目標優化問題，通常存在一組可行解，稱為非支配解。傳統的多目標優化方法，如加權和方法［8］、模糊邏輯法［9］、ε-約束法［10］等難以求得復雜EDA優化問題的全局最優解。此外，有些設計流程的優化問題還面臨著許多不確定因素和容易陷入局域極值等難題，這使得問題的求解變得更加困難。因此，EDA設計流程中的多目標非線性規劃問題已成為科學家和研究人員的一個重要研究課題。

神經網絡作為一種可以硬件實現的模型，在處理優化問題時具有穩定收斂、非線性映射、可并行計算及自學習性等優點［11］。這使得神經網絡在求解EDA設計流程中的多目標非線性規劃問題時，求解時間不會隨著優化問題的維度增大而明顯增加，其基本原理是把神經網絡的平衡點與待優化問題的最優解一一對應，使得神經網絡狀態沿著給定的初始點收斂到平衡狀態，即原問題的解。其次，基于神經網絡的優化算法能顯著提升EDA設計效率，面對復雜的芯片設計問題，憑借其強大的建模能力高效求解，進而優化設計參數，實現芯片性能的提升、功耗的降低以及可靠性的增強，還能快速適應EDA領域不斷涌現的新技術和新需求，為其提供創新性解決方案。與其他智能優化算法相比［12～15］，基于神經網絡的優化算法在求解高維度、多目標的復雜非線性規劃問題時具有明顯優勢［16］。因此，基于神經網絡的非線性規劃求解方法已經集成到EDA的各個設計流程中，特別是邏輯綜合、布局布線及驗證等。

本文針對基于神經網絡的優化算法在EDA優化問題中的最新研究進展進行了分析與總結，主要貢獻如下：

a）對EDA中的優化問題、多目標優化計算及基于神經網絡的優化算法進行了梳理與討論；

b）對當前國內外基于神經網絡的EDA設計流程（邏輯綜合、布局布線、驗證等）中的優化計算進行了綜述；

c）總結了基于神經網絡的優化算法在EDA工具中的優化應用所面臨的一系列挑戰及未來研究方向。

1 EDA優化問題及優化算法概述

1.1 EDA優化問題概述

EDA中的優化旨在以最小的成本、資源及時間，實現電子設計在性能、功耗、面積等方面的最優，它通過運用各種優化算法和技術，不斷調整和改進設計，以滿足特定的設計要求和約束條件。

EDA工具通過計算機輔助技術實現芯片自動化和智能化設計，實現包括芯片的前端設計、中間設計和后端設計等多個階段［17］，如圖1所示。前端設計主要涉及芯片的邏輯設計和功能驗證，包括定義和設計芯片的系統架構、定義各個模塊的功能和接口、進行寄存器傳輸級（register transfer level，RTL）代碼編寫等，并通過功能驗證確保設計的正確性和完整性；中間設計階段涉及到邏輯綜合和時序分析，在這個階段，將前端設計的RTL代碼轉換為門級網表，并進行時序分析和優化，以確保芯片在時序上的正確性和性能要求；后端設計主要關注芯片的物理設計和物理驗證，包括布圖規劃、布局、布線、時鐘樹綜合、電源網絡設計等，通過物理驗證確保設計的物理正確性和可制造性［18］。

邏輯綜合將高級綜合（high-level synthesis， HDL）中的RTL塊映射到從給定技術庫中選擇的門的組合，同時針對不同的目標優化設計。通常這種優化涉及定時關閉、面積和功耗之間的權衡［19］。

在物理設計中，首先將芯片的主要RTL塊和端口分配到布局的區域；其次，將IP（intellectual property）及綜合得到的邏輯門電路放置到芯片的特定位置；最后，添加用于時鐘信號和連接門的導線［20］。其中布局布線的優化問題主要是找到最佳的元件布局和布線方案，以滿足諸如布線長度、時序約束、電磁兼容性等要求，這需要考慮元件的擺放位置、布線路徑的選擇以及避免信號干擾等因素［21］。通過布局布線的優化來提高電路性能、減小面積以達到降低成本的目的。

驗證是在功能、邏輯和物理設計之后檢查設計的功能，特別是在制造之前，必須保證設計的正確性，其優化目的在于提高驗證的效率、準確性和可靠性，包括減少仿真時間、提高覆蓋率、增強錯誤檢測能力、優化驗證流程、提高模型精度以及有效利用資源等方面［22］。通過不斷改進和優化驗證方法，可以降低成本、縮短設計周期，并確保設計的質量和可靠性。

1.2 多目標優化計算概述

非線性規劃為處理EDA中的邏輯綜合、布局布線和驗證等眾多實際問題提供了重要的數學模型［23］。當一個非線性規劃問題面對多個需要優化的目標并期望每個目標都盡可能大（或小）的情況時，就產生了一個多目標優化問題［24］。傳統的多目標優化求解方法局限性較大，現階段的一些智能多目標優化計算方法逐漸發展成為該領域的研究重點。

非線性規劃研究的是一個目標函數在若干不等式或等式約束條件下的極值問題，并且目標函數及約束條件中至少有一項是非線性函數［25］。考慮一個非線性最小化問題：

min f（x）

s.t. gi（x）≤0" i=1，2，…，p

hj（x）=0" j=1，2，…，q（1）

其中： f（x）為目標函數；gi（x）為不等式約束函數；hj（x）為等式約束函數；x=（x1，x2，…，xd）T為d維決策變量，x∈Rd。當x滿足所有約束條件時，則稱x為非線性規劃問題式（1）的可行解，所有可行解的集合稱為可行集，記為

Φ={x∈Rd|gi（x）≤0;hj（x）=0}（2）

如果存在一個x*的開放鄰域ΩΦ使得式（1）中的一個可行解x*稱為局部最優解，以至于f（x）≥f（x*），x∈Ω，如果這個不等式適用于任何x∈Φ，則x*為非線性規劃問題式（1）的一個全局最優解，且滿足KKT條件［26］：

由于實際EDA應用中的優化問題復雜度高、規模大，其求解方法往往歸結為多目標、多約束的全局優化算法，即多目標優化計算［27］。因此，人們也一直在尋求能夠保證全局最優且收斂穩定的多目標優化求解方法。

多目標非線性規劃問題是由多個目標函數及若干不等式和等式約束構成［28］，其數學描述如下所示。

min F（x）={f1（x）， f2（x），…， fm（x）}

s.t." gi（x）≤0" i=1，2，…，p

hj（x）=0" j=1，2，…，q（4）

其中：F（x）為多目標函數。d維決策變量空間Rd（即可行域）上的一點對應m維目標函數空間中的一點，其映射關系為F：Rd→Rm，一個d=3、m=2的決策變量空間與目標函數空間映射關系如圖2所示。

由于多目標優化問題的各個子目標是相互沖突的，這種矛盾決定了沒有單一的解決方案來實現所有的目標［29］。如果一個解被稱為非支配解或Pareto最優解（Pareto optimal solution， POS），則意味著它不被其他任何解所支配［30］。多目標非線性規劃問題的解會得到一個非劣解集，如果這個集合中的解是相互非制約的，則稱為Pareto解集（Pareto set， PS）［31］。Pareto解集中每個解對應的目標值向量組成的集合稱為Pareto陣面（Pareto front， PF）［32］。求解多目標優化問題的最優解實質上就是求解Pareto陣面。

多目標的非線性規劃問題需要同時針對多個目標函數進行優化求解，且這些目標之間往往不是獨立存在的，是相互牽制和關聯的，即某個目標被優化的同時會導致其他目標的性能變差［33］。因此，研究多目標的非線性規劃問題的求解方法，特別是應用于EDA各個設計流程的多目標非線性規劃一直以來都是學術研究和電子工程設計領域聚焦的重點。

與此同時，如何在環境不確定的情況下為優化作出明智的決策和針對大規模的復雜多目標優化問題時如何有效避免陷入局域極值也是多目標優化的計算難點［34］。如果能夠有效解決環境不確定的因素，便可以提高算法的穩定性；如果能夠較好地避免陷入局域極值解，則可以改善算法的優化性能。

在EDA設計流程中，優化基本都伴有不確定因素［35］。因此，解決好實際求解中環境不確定的難題，會更好地實現全局求優。而考慮優化問題中的不確定性，需提高優化算法的穩定性。然而，這種增強的穩定性通常伴隨著過程中的性能損失（例如代價函數的損失）。因此，需要在穩定性和性能之間權衡來進行多目標優化。

一個含不確定因素的多目標優化問題如下所示［36］：

min { f1（x，u1）， f2（x，u2），…， fm（x，um）}

s.t. gi（x，γi）≤0" i=1， 2，…， p（5）

其中： f：Rd×Rl→R和gi：Rd×Rk→R（i=1，2，…，p）為連續函數；不確定參數ui∈Ui，γi∈Yi，且Ui∈Rl，Yi∈Rk是凸緊集。Zamani等人［37］證明了在可行集緊性或凸性條件下，每一個魯棒有效解都是一個可行解，并給出了類多目標優化問題的穩定性有效解的概念。Fakhar等人［38］針對約束函數中的數據不確定性，給出了一個魯棒對偶理論和Mond-Weir型對偶，證明了廣義凸性概念在魯棒優化和組合優化中的可行性。

邏輯綜合、布局布線及驗證是EDA物理設計中的重要環節，這些環節中的多目標優化計算是提高電路性能和降低成本的關鍵［39］。在邏輯綜合中的多目標優化主要體現在：a）面積和速度的權衡。較小的面積可以降低芯片的成本和功耗，但可能會限制電路的運行速度，而追求高速度可能需要更大的面積來實現復雜的邏輯結構，因此需要在芯片設計的物理面積和電路運行的速度之間找到一個合適的平衡點。b）功耗和性能的優化。在邏輯綜合中，一般需要通過優化電路結構和選擇合適的邏輯門來降低功耗，同時保持電路性能。c）可測試性和可靠性的考慮。通過合理的設計，可以提高電路的可測試性，便于故障檢測和修復。同時，選擇可靠的邏輯門和電路結構可以提高電路的可靠性。

在布局布線中的多目標優化體現在：a）線長和擁塞的平衡。較短的線長可以提高信號傳輸速度，但可能會導致擁塞。因此，需要找到一個在線長和擁塞之間的平衡點。b）時序和信號完整性的保證。在布局布線中，需要保證信號的時序和完整性，同時避免信號延遲和失真。c）成本與資源利用率的考慮。在滿足設計要求的前提下，需盡量降低布線成本，同時提高各種硬件資源的利用效率，避免資源浪費。

在驗證中的多目標優化主要體現在：a）測試覆蓋率和測試時間的平衡。在驗證中，需要保證足夠的測試覆蓋率，以確保電路的正確性。但同時，也需要考慮測試時間，避免過長的測試時間導致成本增加。b）故障檢測的準確性和效率的考慮。需要在確保驗證結果高度準確、盡可能發現所有潛在問題的同時，提高驗證的速度和效率，以縮短開發周期。c）驗證效率和資源利用的優化。驗證需要消耗大量的計算資源和時間，通過優化驗證流程和算法，可以提高驗證效率，減少資源浪費。

針對EDA中大規模的復雜多目標優化問題，現階段的大部分智能多目標優化算法（如遺傳算法（genetic algorithm， GA）、粒子群優化算法（particle swarm optimization， PSO）及模擬退火算法（simulated annealing algorithm， SAA）等）雖取得了一定成果［40～44］，但仍存在一些局限性，例如：a）計算復雜度高。在處理大規模數據時，這些算法可能需要大量的計算資源和時間，導致優化效率低下。b）收斂速度慢。對于復雜的多目標優化問題，算法可能需要較長時間才能收斂到滿意的解。c）易陷入局部最優。在搜索過程中，算法可能會陷入局部最優解，而無法找到全局最優解。d）對目標函數和約束條件的要求較高。某些算法可能對目標函數和約束條件的性質有特定要求，限制了其在實際問題中的應用。基于神經網絡的優化算法雖然也具有較高的復雜度（因為它們需要訓練網絡模型，訓練涉及大量的計算和參數調整），但它們可以利用神經網絡的強大表示能力來逼近復雜的目標函數，從而可以實現更快的收斂速度。同時，基于神經網絡的優化算法具有較好的適應性和自學習能力，能夠根據待優化問題的特點自動調整優化策略，增加找到全局最優解的可能，并通過學習和訓練來適應含有不確定因素的目標函數或有一定模糊性的約束條件，且經過訓練的神經網絡具有一定的泛化能力，可擴展性較好［45～47］。

1.3 基于神經網絡的優化算法概述

神經網絡作為一種智能優化算法從信息處理的角度對人腦神經網絡的結構和運行原理進行抽象模擬，按照不同的連接方式組成不同的網絡結構，是一種具有大量連接的并行分布式處理系統，其同時處理多目標、多約束問題的能力使得求解復雜的多目標非線性規劃問題成為可能［48］。

Hopfiled在1982年提出了反饋神經網絡［49］，并指出其具有優化計算功能后［50］，于1985年首次應用于電路設計中作為優化計算工具［51］。相比于其他智能優化算法，神經網絡并行計算可以更有效地進行優化求解，這使得神經網絡在處理不確定性和變化的環境時具有較大優勢［52］；同時，神經網絡的收斂穩定性、容錯性及自適應學習能力還可以避免局域極值的問題，通過調整網絡結構和參數來搜索全局最優解［53］。

Qin等人［54］提出了一種求解非線性凸規劃的雙層反饋神經網絡，如圖3所示，其動力學方程如下：

假設（x*，μ*）是反饋神經網絡式（6）的一個平衡點，則x*是非線性規劃問題式（1）的最優解。反之，如果x*是非線性規劃問題式（1）的最優解，則存在μ*gt;0，使得（x*，μ*）是式（6）的一個平衡點。

由式（7）可知，式（6）的平衡點（x*，μ*）在Lyapunov意義上是穩定的，并且由于（x*，μ*）的任意性，式（6）的每個平衡點在Lyapunov意義上都是穩定的。所以，對于任意初始點（x0，μ0）T∈Rn×Ro，式（6）的狀態（x（t），μ（t））T均收斂于一個平衡點。同時，從不同的初始點開始，式（6）的狀態可能收斂于不同的平衡點，且都是問題式（1）的最優解。

現階段，基于神經網絡的優化求解大都是通過計算使系統的所有軌跡收斂到與期望解相對應的平衡點，即最低能態對應于最優解［55］。但由于優化是一個最小化過程，不可避免會出現局域極值解的問題［56］。所以，一些科學家將神經網絡與其他智能優化算法結合，共同求解非線性規劃問題［57～67］。Zhang等人［57］提出了一種變參數遞歸神經網絡（SE-VPRNN）算法，其架構如圖4所示，其設計關鍵在于利用變參數遞歸神經網絡精確地搜索到局部最優解。在每個網絡收斂到局部最優解之后，通過粒子群優化框架交換信息，更新速度和位置。神經網絡從更新后的位置重新搜索局部最優解，直到所有神經網絡都搜索到相同的局部最優解。為了提高全局搜索能力，采用小波變換增加了粒子的多樣性。

同時，也有一些科學家希望通過更能體現生物真實性和并行處理優勢的脈沖神經網絡（spiking neural network， SNN）進一步推廣基于神經網絡的優化算法在非線性優化計算中的應用［68～75］。脈沖神經網絡動力學系統在多目標優化計算中，通過自適應學習來改變脈沖神經網絡的突觸狀態，獲得不同目標優化函數，且其對神經元的故障或錯誤具有一定的容錯能力，這在處理多目標問題時可以提高系統的魯棒性。Ackley等人［68］在1984年提出的“玻爾茲曼機”是一種基于隨機過程的神經網絡模型，也被認為是SNN的一種早期形式。隨后，Palm等人［69］在1988年提出了spike train的概念，并指出脈沖依賴于時間的相關性。Federici［70］提出脈沖神經網絡在部分神經元或權值連接出現錯誤或失效時仍能保持一定計算的能力，這是因為脈沖神經網絡中的信息處理是分布式的，多個神經元共同參與決策和計算，而不是依賴于單個神經元的準確性。Zhao等人［71］引入了量子隧穿隨機共振效應來分析脈沖神經網絡的模擬量子退火算法及優化計算收斂性，說明了在量子隧道場中彈性運動可實現搜索最優解的計算機制，利用常微分方程定性理論對動態系統模型進行求解和分析，證明了算法早期的局部收斂性和后期的全局收斂性，并對其運行機理給出了合理的理論解釋。Malaka等人［75］提出了一個完全循環的SNN模擬生物神經元的響應行為來解決優化問題，該網絡可以計算給定問題的一系列不同的解，并收斂成這些解的周期序列，同時可以利用其動力學避免局域最小值。因其同時計算多個不同的解決方案，這些解決方案可以相互影響，并從中選擇最佳解決方案。該項研究有助于從工程學的角度來理解脈沖神經元的工作機理，并進一步利用SNN來求解多目標的復雜優化問題。

表1列出了基于神經網絡的優化算法在非線性規劃問題求解的文獻。

2 基于神經網絡的EDA優化計算方法

EDA工具和設計方法的進步，以及對設計流程進行不同層次的優化，提高了硬件設計的生產效率。近年來，基于神經網絡的優化算法用于EDA成為了熱門話題［76］。通過大量的研究和應用，科學家們也提出了各種改進EDA的神經網絡優化算法，這些方法幾乎涵蓋了芯片設計流程中的所有階段，包括邏輯綜合、布局布線、驗證等［77～94］。表2總結了近年來在邏輯綜合、布局布線及驗證方面的基于神經網絡優化算法研究。與其他智能優化算法相比，這些基于神經網絡的優化算法顯示出了更高的效率和準確性。

2.1 邏輯綜合

在邏輯綜合過程中，描述硬件設計的RTL塊被映射到來自技術庫的邏輯單元。這種映射必須滿足時間約束，才能在考慮面積和功率的情況下以所需的時鐘速率工作。

邏輯綜合是一個約束條件復雜的優化問題，需要精確的解。使用非線性規劃求解方法直接生成邏輯綜合解是困難的，部分研究使用神經網絡算法來調度現有的傳統優化策略來實現求解。Neto等人［77］依靠一個深度神經網絡（deep neural network， DNN）來動態決定應該將哪個優化器應用于電路的不同部分，該框架利用與反相圖（and-inverter graph， AIG）和多數反相器圖（majority-inverter graph， MIG）兩種優化器，并對電路有向無環圖（directed acyclic graph， DAG）進行k-way劃分。

邏輯綜合涉及到各種邏輯優化算法在電路中的迭代應用。然而，如何使用這些算法通常是由啟發式決定的，它并不總是在所有電路上產生很好的優化效果。為了獲得良好的優化結果，工程師需要根據經驗來調整由這些邏輯優化算法組成的序列。Yang等人［78］提出用強化學習（reinforcement learning， RL）近端策略優化（proximal policy optimization， PPO）來訓練智能體調整優化序列。具體來說，使用具有邊緣特征聚合能力的圖同構網絡（graph isomorphic network with edge feature aggregation capability， GINE）學習電路表示，并使用電路表示作為強化學習代理的狀態表示。此外，為了使智能體能夠從歷史操作中學習，將長短期記憶（long short-term memory， LSTM）進一步嵌入到了強化學習中。

文獻［79］將邏輯綜合優化轉換為確定性馬爾可夫決策過程（Markov decision process， MDP）。然后，利用深度強化學習的最新進展來構建學習這一過程的系統，并在小樣本上訓練后推廣到大函數。此外，該系統的通用性可用于實現邏輯綜合中的不同優化目標。Wu等人［80］針對邏輯綜合優化，利用混合GNN提供高精度的QoR估計，具有很強的泛化能力，所提GNN框架如圖5所示，其關鍵思想是同時利用硬件設計和邏輯綜合的時空信息來預測不同設計上各種綜合的性能（即延遲/面積）。

2.2 布局布線

在芯片布局布線中，網表的元件被放置在二維單元格上，然后通過全局布線和詳細布線以達到最佳的功率、性能和面積，同時遵守設計規則［81］。這個過程可以表示為多目標的優化過程，隨著設計目標和約束越來越復雜，研究人員希望依托更大的計算量和更多的計算資源來尋找滿足所有約束的合法解決方案，基于神經網絡優化算法的引入為上述問題的求解指明了方向［82］。

Google公司在2021年使用深度強化學習框架對張量處理器（tensor processing unit， TPU）進行布局規劃，將一個圖神經網絡（graph neural network， GNN）納入強化學習框架，對過程的不同狀態進行編碼，預測擁塞、密度和無線長度的獎勵標簽，并推廣到看不見的網絡列表，所提架構被稱為基于邊緣的圖神經網絡（Edge-GNN）［83］，計算整個網表的節點和邊緣嵌入。這種強化學習代理可以提供與人類設計師相當或更好的結果，且優化時間只需要幾個小時甚至幾十分鐘，而不是幾個月。

在布局放置工作中，設計門被映射到芯片布局的確切位置。版圖越大，這個過程就越復雜。在放置過程中的錯誤決策可能會增加芯片面積，也會使芯片性能惡化，甚至在無線帶寬高于可用路由資源的情況下，使其不適合制造。因此，布局的放置工作被視為一個約束優化問題。基于神經網絡的優化算法已被探索用以簡化這些步驟［84～86］。Xie等人［84］使用了一種稱為Net2的圖注意網絡（graph attention network， GAT）來提供預放置網和路徑長度估計。為此，他們將網表轉換為有向圖，其中網代表節點，邊連接兩個方向的網。單元格的數量、扇入、扇出大小和面積用作特征節點。使用聚類和分區結果定義邊緣特征。節點的真值標簽是放置后得到的作為包圍半周線長的凈長度。在推理過程中，Net2預測每個節點的網絡長度，優于現有解決方案。

Agnesina等人［85］提出了一種深度強化學習框架來優化EDA工具的放置參數，如圖6所示。首先，建立了一個自主代理，它可以在沒有人為干預和領域知識的情況下學習優化參數，完全由RL從自我搜索中訓練。然后，為了推廣到看不見的網絡列表，使用了來自圖拓撲理論的手工特征和使用無監督GNN生成的圖嵌入的混合網絡，克服數據的稀疏性和放置運行的延遲。其優化問題描述為：給定一個網表的超圖表示G=（V，E），其中，頂點V={v1，v2，…，va}表示單元格，超邊E={e1，e2，…，eb}表示網，一個可分析的放置目標最小化問題表示為

為了確認放置后HPWL轉換為最終布線導線長度的改進，對放置的設計進行了布局和布線，結果如圖7所示［85］。在實現了路由、沒有出現擁塞問題及DRC違規的同時，該模型獲得了優越的導線長度，且所用計算時長縮短至20 min。

Kirby等人［86］提出了一種基于圖的深度學習方法，用于在放置之前從門級網絡列表中快速預測邏輯誘導的路由擁塞熱點。該方法可以為設計人員和EDA工具提供早期反饋，指出可能難以路由的邏輯。重點是預測由于局部邏輯結構引起的擁塞，實現了預測較低金屬層擁塞的準確性，且預測僅用19 s即可完成，實現結果如圖8所示［86］。可以看到，在最終的詳細路由設計中，網絡正確地識別了多處擁擠區域，在分區B（所有分區中性能最好的）中，幾乎所有高擁塞的區域都被正確檢測到。

在布線階段中，放置的組件、門和時鐘信號在遵循DRC的情況下布線。這些設計規則決定了路由的復雜性，即NP困難問題或NP完全問題。因此，路由工具大多基于啟發式，目標是找到最優解決方案。布線階段必須考慮布線設計規則的基本要求。基于神經網絡的優化方法可以通過提供更早的估計來提高布線過程，從而可以相應地調整放置，避免面積擴大和導線長度增加。Chen等人［87］提出了一個由全卷積網絡（fully convolutional network， FCN）構成的預測器，用于放置結果的全局路由（global routing， GR）擁塞預測，還可以根據預測結果合理調整GR開銷參數，從而生成更好的詳細路由解決方案，所提預測模型如圖9所示。

2.3 驗證

在EDA設計流程的每個階段進行驗證，以確保所設計的芯片具有正確的功能［90］。由于芯片的面積要求和高復雜性，驗證是一個繁雜且昂貴的過程［91］。隨著EDA應用程序的多樣性和設計的復雜性，傳統的規范驗證不再滿足各種需求［92］。

RouteNet是第一個使用卷積神經網絡（convolutional neural network， CNN）進行設計規則檢查（design rule checking， DRC）熱點檢測的工具［93］，定義了一個FCN，其輸入特征包括矩形均勻線密度的輸出，用于預路由擁塞估計。同時，還采用了一個18層的ResNet來預測設計規則違反（design rule violation， DRV）計數。DRV預測與早期設計信息可以幫助減少設計過程的迭代，并可以加快物理設計的結束。眾所周知，利用全局路由階段獲得的信息準確地預測詳細的路由級DRV可以大大加快設計關閉的速度。然而，如果沒有足夠的預測精度，結果可能導致次優設計甚至更長的設計時間。因此，Hung等人［94］提出了兩個機器學習框架來預測給定設計的詳細路由級DRV映射。第一個框架基于全局路由階段獲得的擁塞報告，第二個框架同時考慮全局路由的位置信息和擁塞報告。所提框架利用CNN作為核心技術來訓練這些預測模型，如圖10所示［94］。

在數據準備階段，首先使用商用自動布局與布線（auto placement amp; route， APR）工具對收集到的設計進行APR，直到詳細路由完成，然后存儲全局路由的擁塞報告和詳細路由的DRV報告。在模型構建和驗證階段，將準備好的數據集隨機分為訓練集和驗證集，分別用于模型學習和績效評估。在使用訓練集訓練模型之前，首先使用所提欠采樣技術對訓練集進行過濾，然后應用過濾后的訓練樣本來訓練所提CNN模型。所提欠采樣技術可以幫助提高CNN模型的準確性，同時減少模型訓練的運行時間。最后，將驗證集應用于模型進行性能評估，并迭代調整優化配置，直到模型性能達到可接受的水平，然后將優化后的模型用于預測DRV的推理階段。圖11［94］從左到右分別展示了全局路由的擁塞圖、詳細路由的實際DRV圖和預測的DRV圖。對于每種設計，預測DRV圖可以比擁塞圖更接近實際DRV圖。

3 神經網絡優化算法在EDA優化應用中的挑戰與機遇

基于神經網絡優化算法的EDA應用主要目標是優化EDA工具以更好實現集成電路設計的自動化［95］。當下，基于神經網絡優化算法的EDA工具優化研究仍處于發展階段，其未來的發展方向亦存在較大的進步空間。因此，針對基于神經網絡優化算法的EDA工具優化所面臨的挑戰及機遇進行闡述。

1）計算資源限制與模型復雜性

神經網絡模型通常具有大量的參數和復雜的結構，這使得在EDA工具中應用基于神經網絡的優化算法時面臨計算資源的限制。EDA設計往往涉及大規模的電路和系統，需要高效的算法和硬件來支持神經網絡的訓練和推理，且模型的復雜性也增加了優化的難度。因此，可以考慮采用一些技術方法減少神經網絡模型的參數量和計算量，并考慮利用分布式系統將計算任務分布到多個節點上，以提高優化計算效率。同時，通過將復雜的神經網絡模型分解為多個層次或模塊，逐步進行優化和處理，可以更好地處理大規模的EDA優化問題。

2）模型的可解釋性與可靠性

由于神經網絡的黑盒特性，解釋其決策過程和結果變得困難，且在EDA設計流程中，設計師需要理解和信任模型的輸出。另外，基于神經網絡的優化算法可能受到噪聲、數據不確定及模型誤差的影響，涉及模型在EDA優化計算中的可靠性問題。因此，可以考慮使用可視化技術來展示模型的決策過程，并采用一些模型解釋方法來解釋模型的輸出。同時，可以對神經網絡模型進行監控，及時發現模型的性能下降或異常情況，并進行更新和調整。另外，結合多個神經網絡模型或其他優化算法進行模型融合，以提高結果的可靠性。

3）與現有EDA工具和流程的集成

將基于神經網絡的優化算法集成到現有的EDA工具和設計流程中可能面臨技術和兼容性的挑戰。因此，將基于神經網絡的優化算法集成到EDA工具和流程中時，需提供清晰易懂的可視化界面和結果展示，以便用戶能夠理解和評估優化結果。同時，針對特定的EDA工具和設計流程，對基于神經網絡的優化算法進行定制化修改和調整，以增強其兼容性。另外，通過創建合適的中間接口或轉換層，使得神經網絡模型能夠更好地與現有系統進行交互和數據傳輸，并不斷進行測試，發現問題及時改進算法和集成方式，通過多次迭代逐步優化。

雖然基于神經網絡的優化算法在EDA領域的應用仍面臨諸多挑戰，但也帶來了一些機遇，特別是脈沖神經網絡作為一種新興的神經網絡：a）其模型具有時間和空間的特性，能夠在硬件上實現高效計算，這對于EDA應用中的實時計算和低能耗設計非常有益；且其良好的適應性和泛化能力，能夠處理復雜的電子設計問題，這使得SNN在EDA各個設計流程優化中具有較大潛力。b）SNN基于生物神經元的工作模式，更貼近自然神經系統，這為理解其行為和決策提供了直觀基礎；另外，由于SNN神經元之間相對獨立的信息處理方式，部分神經元或連接的故障可能對整體功能影響相對較小，表現出一定的容錯能力，且因其獨特的信息處理機制，能夠更好地適應不同的輸入模式和環境變化，保持相對穩定的性能表現。c）SNN基于脈沖的信息傳遞模式，與某些EDA工具中對特定信號或數據處理的方式有天然的兼容性，能更好地融入現有的設計流程；同時，由于SNN具有一定的自我學習和適應能力，在與EDA工具集成后，能夠根據實際運行情況和需求進行自我調整，提高與整體設計流程的兼容性。

4 結束語

本文研究了基于神經網絡的優化算法在EDA設計流程優化中的應用。概述了EDA中的優化問題、多目標優化計算及基于神經網絡的優化算法。重點將基于神經網絡的優化算法在EDA的邏輯綜合、布局布線及驗證階段的優化應用做了詳細介紹，并概述了當前基于神經網絡的優化算法在EDA設計流程的優化中所面臨的一些問題及可行解決辦法，并指出SNN作為新一代神經網絡優化模型在EDA應用中具有較大潛力。

基于神經網絡優化算法的EDA工具優化作為集成電路設計的一個重要研究方向，為下一代EDA注入了更多智能，也為EDA各個設計流程中的優化應用帶來了新的思路和方法。但同時，基于神經網絡的優化算法在EDA工具的應用中仍存在一些待精進問題值得進一步探究。因此，需集成電路設計領域的科學家和研究人員共同努力，實現EDA工具的優化和適配。此外，無論是電路性能的優化，需要在功耗、延遲、面積等多個目標中找到巧妙的平衡，還是布線優化時對布線長度、信號完整性與布線擁擠度等目標的協同考慮；無論是器件參數選擇中對不同參數影響下多個性能要求的權衡，還是系統級設計里成本、功能、可靠性等目標的綜合兼顧；亦或是在時序優化方面對時鐘頻率、建立時間、保持時間等目標的細致調和，這些都充分展示了EDA中多目標優化計算的復雜性與重要性。它促使著工程師們不斷探索和尋求最佳的設計方案，以滿足各種相互制約的目標需求，推動電子設計領域不斷向前發展。

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