基于FPGA的相控陣天線波束控制單元設計與實現

摘要：相控陣天線通過電子掃描實現波束的快速切換和高精度指向，是現代雷達和通信系統中的關鍵技術。針對相控陣天線對波束控制的性能要求，文章基于FPGA硬件平臺，設計了一種精準、高效的波束控制單元實現方案，借助FPGA芯片處理復雜并行邏輯運算的優勢對移相碼和衰減碼進行計算和分配，從而實現波束的快速切換和精確指向。通過實測驗證，本文設計的波束控制單元波束切換時間不大于1μs，整體響應時間不大于1ms，能夠滿足相控陣天線對波束控制的實時性和精度要求，具有較高的應用價值。

關鍵詞：相控陣天線；波束控制；FPGA；移相碼

中圖分類號：TP391" " " 文獻標識碼：A

文章編號：1009-3044（2025）16-0095-06

開放科學（資源服務） 標識碼（OSID）

0 引言

因高方向性、高靈活性、低輪廓、支持多目標、響應速度快等優勢，相控陣天線被廣泛應用于車輛船舶、航空航天等多個領域的雷達、通信系統中[1]。作為相控陣天線系統中的關鍵組件，波束控制單元負責根據指定的波束指向計算并控制每個天線單元的相位，以實現波束的精確控制。波束控制單元的波束切換能力和計算精度，是相控陣天線高方向性和快速響應能力的重要保證。

本文旨在設計一種基于FPGA的相控陣天線波束控制單元，充分利用FPGA芯片處理復雜數據運算的能力計算生成波控碼，并精確控制波束碼時序，以配合移相器實現波束相位差控制功能。后續的內容將詳細介紹相控陣天線波束控制單元的設計原理、實現方法以及驗證結果。

1 相控陣天線原理與波束控制技術

1.1 相控陣天線的基本原理

相控陣天線是一種由多個天線單元組成的陣列，通過控制每個單元的相位和幅度來實現波束的方向控制。其工作原理基于波的干涉原理，通過調整各單元的相位差，使合成波束指向所需的方向[2]。以圖1所示的簡化模型進行舉例說明，圖中是兩個并排放置的天線陣元，陣元之間的距離用d表示，兩個斜向射入天線陣元的實線箭頭代表入射到天線陣元的信號，信號與法向之間的夾角為θ。信號入射到天線上，由于兩個天線的位置不同，天線接收到的信號的相位也會存在差異。從三角關系可知，兩個入射信號的波程差dτ=d·sinθ，則波程時延差τ=dτ/C（C代表信號傳輸速率），又因為C=λ·f（λ代表信號波長，f代表信號頻率） ，那么兩個入射信號的相位差Δφ=2π·d·sinθ/λ。

根據波的干涉原理可知，當兩個頻率相同的信號波峰疊加的時候信號的增益最大，因此通過對兩個陣元接收到的信號進行移相從而消除相位差，可以使當信號從特定法向角θ的方向入射時，兩個陣元接收的信號疊加而成的信號得到最大的增益。同理，一個包含大量陣元的相控陣通過分別對各個陣元接收的信號進行移相，可以使所有信號的疊加得到最大的增益，從而得到最好的接收效果。

由于是通過計算機計算及電子電路控制波束移相，并且每個天線陣元又可以通過饋電幅度進行加權控制，相控陣天線又有著波束切換迅速和低副瓣電平的優點。

根據波束控制方式的不同，相控陣天線可分為機械掃描和電子掃描兩種類型。電子掃描相控陣天線由于其快速響應和靈活性，已成為現代雷達和通信系統中的主流選擇。

1.2 波束控制技術概述

波束控制是相控陣天線系統的核心技術之一，其主要任務是計算和分配移相碼和衰減碼，以實現波束的精確指向和快速切換。波束控制技術通常包括計算波束指向、生成移相碼和控制波束切換。計算波束指向需要根據目標位置和天線陣列的幾何結構，計算出每個天線單元所需的相位和幅度調整量。生成移相碼則是將計算得到的相位值轉換為適合硬件實現的編碼格式。控制波束切換則負責在不同波束之間快速切換，以滿足系統的實時性要求。波束控制技術的實現需要一個能夠提供高精度并行復雜運算的硬件平臺進行保證。

2 FPGA技術基礎

2.1 FPGA概述

FPGA（Field-Programmable Gate Array，現場可編程門陣列） 是一種可編程的集成電路，具有高度的靈活性和可配置性。FPGA由大量可編程邏輯單元、存儲單元和I/O接口組成，能夠實現復雜的數字邏輯功能。與傳統的ASIC（專用集成電路） 相比，FPGA具有設計周期短、開發成本低、可重配置等優點，可以根據相控陣天線應用場景靈活變更控制邏輯，且能夠在運行過程中動態重構，廣泛應用于通信、雷達、圖像處理等領域[3]。

2.2 FPGA在波束控制中的優勢

相控陣天線波束控制器的設計需要高性能、靈活性和實時性，FPGA的硬件架構支持大規模并行計算，能夠同時處理多個天線單元的相位和幅度控制，滿足相控陣天線對實時波束形成和掃描的需求。同時，FPGA的硬件邏輯直接執行算法，避免了傳統處理器中的指令調度和內存訪問延遲，顯著降低了系統響應時間，有助于提高波束控制的實時性。此外，FPGA支持高精度數字信號處理（DSP） ，能夠實現天線單元的相位和幅度微調，確保波束指向的準確性。

3 波束控制單元硬件設計

3.1 系統總體架構設計

基于FPGA的相控陣天線波束控制單元與整個系統的互聯關系如圖2所示。波束控制單元能夠接收來自控制平臺的控制指令并解析平臺下發的指向角、波位編號等信息，用以計算波束的波控碼，并將波控碼按照設計好的時序發送給各個波束形成組件，從而實現對整個相控陣天線陣元的波束同步切換。

本文設計的波束控制單元由1個主控制模塊、2個子波控模塊組成，整體原理框圖如圖3所示。主控制模塊以FPGA為核心控制單元，其與控制平臺通過CAN（Controller Area Network，控制器局域網總線） 接口接收控制指令，并通過RS-422（一種差分串行通信標準） 接口接收指向角、波位編號等數據并上傳遙測信息。兩個子波控模塊分別對應發射波束形成組件和接收波束形成組件，子波控模塊以CPLD（Complex Programmable Logic Device，一種復雜可編程邏輯器件） 芯片為核心，通過SPI（Serial Peripheral Interface，串行外設接口） 與組件進行通信控制。主控制模塊與子波控模塊之間通過同步LVDS（Low-Voltage Differential Signaling，低壓差分信號） 信號傳遞波控碼和反饋信息。整個架構旨在實現波束的快速精確控制，滿足相控陣天線在雷達和通信系統中的高性能要求[4]。

下面詳細闡述相控陣天線波束控制單元的硬件設計。

3.2 硬件詳細設計

3.2.1 FPGA及周邊電路設計

主控制模塊采用了某7系列FPGA作為控制核心，該芯片是SRAM型高密度可編程邏輯門陣列電路，芯片內置840個DSP48 slice和16 020 KB的可編程Block RAM，能夠支撐同一時間大量波控碼計算對運算單元和內存空間的資源要求，同時，芯片具備數量充足的可靈活配置的引腳端口，通過內部邏輯設計可以生成外部CAN、RS-422、LVDS等接口所需的通信協議[5]。

FPGA芯片的固件通常有外部非易失存儲、內部配置存儲、JTAG接口加載、網絡加載等多種存儲、加載方式，本設計所選用的FPGA使用外部Flash芯片儲存固件，該FPGA芯片的配置碼流文件（即固件） 大約在91.5 Mb左右，啟動時通過對外接口將碼流文件從外部存儲器加載到內部編程存儲器中進行配置，因而FPGA周邊電路設計了一片256 Mb的SPI Flash，專門用于碼流文件存儲。上電或復位時，FPGA采用主SPI模式啟動，通過SPI接口讀取存儲的配置碼流文件。

由于天線陣面扭曲、饋線耦合、移相器量化誤差等原因，相控陣天線單元之間存在幅度和相位誤差，為了對上述誤差進行修正，在FPGA對外接口上設計一片存儲參數用FLASH，用以存儲補償數據，通過在波控碼的計算中疊加補償數據，可以使波束指向的精度進一步提高[6]。

3.2.2 主控制模塊與控制平臺的通信接口設計

主控制模塊與控制平臺之間通過CAN接口和RS-422接口進行控制指令、指向角、波位編號以及遙測信息等數據的交互。

CAN接口電路包含CAN控制器和CAN驅動器，其中，CAN控制器是CAN總線的核心組件，其能夠根據CAN通信協議解析接收到的數據包，并在發送時負責幀ID、幀數據、幀格式、幀類型等參數的成幀處理以及CRC校驗、響應檢測和硬件過濾等操作；CAN驅動器是CAN總線的物理層組件，負責將CAN控制器發送的數字信號轉化為差分信號對外傳輸，同時將接收到的物理介質傳來的信號轉化為數字信號供CAN控制器處理。

RS-422接口電路是由接收器和驅動器組成的全雙工通信電路。控制平臺將指向角、波位編號等信息通過RS-422差分信號的形式發送給主控制模塊，RS-422接口電路的接收器負責接收該信號，將其轉化為LVTTL（Low Voltage Transistor-Transistor Logic，低電壓晶體管-晶體管邏輯電路） 電平信號后傳輸給FPGA；同時，FPGA返回的遙測信息以LVTTL電平信號的形式被驅動器接收，轉化為RS-422差分信號后發回控制平臺。

3.2.3 主控制模塊與子波控模塊的接口設計

主控制模塊與子波控模塊之間的通信接口采用同步LVDS信號的形式，同步LVDS信號由四路LVDS信號組成，每路LVDS信號均為一組獨立的差分信號。其中，三路LVDS信號的方向為從主控制模塊發往子波控模塊，三路信號分別傳輸數據、時鐘和使能，剩余一路LVDS信號的方向為從子波控模塊發往主控制模塊，該路信號傳輸數據。

每一路LVDS信號均包含一片接收器芯片和一片驅動器芯片，接收器芯片可以將接收的LVDS差分信號轉化為LVTTL電平信號，驅動器可以將接收到的LVTTL電平信號轉化為LVDS差分信號，通過接收器和驅動器的轉化，就可以實現FPGA和CPLD芯片間的信息交互。

3.2.4 CPLD及波束形成組件的接口設計

子波控模塊選用CPLD芯片作為主控芯片。CPLD與FPGA同屬于可編程邏輯器件的范疇，在本設計中，CPLD作為簡化版的FPGA芯片使用。在相控陣天線的實際設計過程中，因為結構的限制，作為控制核心的波控碼計算部分和功能上更接近組件的波控執行部分有可能存在物理上的隔離，故將波束控制單元設計主控制模塊和子波控模塊兩級在應用上更為便利。此外，設計CPLD作為FPGA的下級單元可以在運算資源和接口資源兩個方面對FPGA加以補充，從而使運算效率更高、接口拓展更加靈活。

在本設計中，與子波控模塊對接的波束形成組件采用SPI總線接口，故充分利用CPLD芯片引腳數量多、定義配置靈活的優點，以4個引腳為一組，配置為LVTTL電平，配合內部邏輯實現SPI接口，從而實現對多個波束形成組件的同步控制。

3.2.5 時鐘設計

主控制模塊包含兩種時鐘：FPGA工作的100 MHz全局時鐘和CAN接口的16 MHz時鐘，均由模塊上的晶振提供。同時，為了保證主控制模塊和子波控模塊的時序一致性，FPGA輸出一路50 M單端時鐘信號給CPLD芯片，作為CPLD的工作時鐘，以確保CPLD能夠在正確的時間點執行操作，提高整個系統的協調性和響應速度。

4 波束控制單元軟件設計

4.1 主控制模塊FPGA軟件設計

主控制模塊FPGA軟件由3個主要功能組成。

1） 指令解析功能：負責接收控制平臺發過來的指令并進行解析處理。

2） RS422收發管理功能：負責接收控制平臺發送的波束控制碼，并向控制平臺發送遙測信息。

3） 波控碼下發管理功能：負責計算（或提取） 波控碼、下發波控碼、對波控碼進行回讀校驗以及下發同步加載信號。

主控制模塊軟件功能清單如表1所示。

4.1.1 指令解析功能程序設計

指令解析功能包含兩個子功能，一是通過CAN接口接收控制平臺下發的指令并對指令進行校驗，二是對指令報文進行解析，并根據解析出的內容確定RS422收發管理功能進入哪種模式。如圖5所示，指令解析功能模塊隨設備上電復位所有寄存器，持續等待接收控制指令并在接收后對指令進行8位異或校驗（后文中的校驗方式均為8位異或校驗） 。若校驗有誤，則對校驗結果進行記錄并反饋結果給控制平臺；若校驗無誤，則對指令進行解析，并根據解析結果控制RS422收發管理功能進入對應的工作模式[7]。

4.1.2 RS422收發管理功能程序設計

波束控制單元通過RS422收發管理功能實現與控制平臺間的數據交互。該功能通過RS422接口接收控制平臺下發的波控數據（指向角、波位編號或是同步加載信號） 或補償數據，并校驗這些信息的準確性。同時，它還負責向平臺發送遙測信息，報告波控系統的工作狀態。

RS422收發管理功能模塊隨設備上電復位所有寄存器，持續檢測來自指令解析功能的模式控制指令。若檢測到進入波控數據接收模式的指令，則循環接收控制平臺下發的波控數據并進行校驗，并在校驗通過之后對數據進行解析和緩存，若校驗不通過，則記錄校驗結果并反饋控制平臺；若檢測到進入補償數據接收模式的指令，則循環接收控制平臺下發的補償數據并進行校驗，在校驗通過之后對數據進行解析并存入參數Flash，若校驗不通過，則記錄校驗結果并反饋控制平臺；若未接收到上述兩種模式控制指令，則周期性的采集系統的工作狀態和數據校驗結果，通過整合、打包成遙測數據包后發送給控制平臺。

4.1.3 波控碼下發管理功能程序設計

波控碼下發管理功能分為四個子功能。

1） 根據指向角和波位編號以及補償數據，計算或提取波控碼（包括移相碼和衰減碼） 。

2） 將這些波控碼下發到子波控模塊。

3） 回讀波控碼信息并進行校驗。

4） 在接收到上游下發的同步信號時及時向子波控模塊發送同步加載信號。

波控碼下發管理功能的控制流程如圖7所示，波控碼下發管理功能模塊隨設備上電復位所有寄存器，并持續檢測是否有同步加載信號下發，一旦接收到同步加載信號，便通過硬件接口的使能LVDS信號告知子波控模塊。若未檢測到同步加載信號，則根據緩存中的移相值、幅度值、波位值以及補償數據（提前將補償數據從Flash中讀取到緩存） 計算出各個組件的移相碼和衰減碼[8]，并下發給相應組件對接的子波控模塊。下發結束后，波控碼下發管理功能模塊回讀并校驗下發給子波控模塊的波控碼，若校驗不通過，則重復進行下發。在所有組件的波控碼下發和回讀完成后，再次回到檢測同步加載信號的狀態，以便能夠及時控制各組件同步加載波控碼，確保波束控制的精確性和一致性。

4.2 子波控模塊CPLD軟件設計

子波控模塊CPLD軟件包含兩個主要功能，一是負責接收/回傳波控碼的波控碼收發管理功能，二是負責配置幅相芯片、分發波控碼并回讀和下發同步加載信號的幅相芯片控制管理功能模塊。

CPLD整體軟件的工作控制流圖如圖9所示。設備上電后，CPLD復位所有寄存器并初始化所有幅相芯片，等待主控制模塊下發的波控碼接收完成后，將波控碼分發給對應組件的幅相芯片并回讀幅相芯片的波控碼，再回傳給主控制模塊進行校驗。當校驗無誤，主控制模塊會下發下一組波控碼，直至所有波控碼下發并回讀、校驗完成。最后，CPLD通過使能LVDS信號接收到主控制模塊發送的同步加載信號并傳遞給所有組件，從而實現一輪波束控制。

5 驗證結果

如圖10所示，搭建波束控制單元的驗證環境：

1） 主控制模塊與兩個子波控模塊通過測試線纜鏈接。

2） 主控制模塊通過板上另外一片FPGA芯片模擬控制平臺生成指令和波控數據信號。

3） 上位機軟件通過邏輯分析儀抓取子波控模塊對接組件接口的信號。

在實驗室環境下對波束控制單元進行測試驗證，經過對輸出信號的波形進行抓取、對比可知，波束控制單元的波束切換時間不大于1 μs，整體響應時間不大于1 ms，能夠支撐的通道數、波束數量以及波位存儲能力等指標均滿足常見相控陣天線的要求。

6 結束語

本文設計了一種基于FPGA的相控陣天線波束控制單元實現方案并進行了驗證。方案采用了高性能的FPGA芯片和CPLD芯片，實現了復雜的數字邏輯控制和數據處理功能，開發了包括指令解析、數據收發管理和回讀校驗等功能模塊，確保了系統的靈活性和可維護性。通過硬件測試，波束控制單元的主要指標能夠滿足常見相控陣天線的性能需要，具有較高的應用價值，同時在控制算法和拓展性方面擁有廣闊的發展潛力和空間。

參考文獻：

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[8] 蒲璞，黃成，劉一杉，等.一種T/R多功能芯片評估系統中的數字設計[J].電子與封裝，2024，24（12）：120102.

【通聯編輯：梁書】