Ｃａｄｅｎｃｅ與中芯國(guó)際聯(lián)手解決系統(tǒng)級(jí)芯片功耗問(wèn)題

Cadence與中芯國(guó)際宣布，兩家公司已經(jīng)聯(lián)合開(kāi)發(fā)出低功耗數(shù)字設(shè)計(jì)參考流程，支持SMIC先進(jìn)的90納米工藝技術(shù)。該設(shè)計(jì)參考流程包含對(duì)Cadence Encounter時(shí)序系統(tǒng)的支持，以滿(mǎn)足設(shè)計(jì)師為計(jì)算機(jī)、消費(fèi)電子、網(wǎng)絡(luò)及無(wú)線產(chǎn)品市場(chǎng)開(kāi)發(fā)集成電路越來(lái)越高的需求。

該設(shè)計(jì)參考流程結(jié)合了Cadence Encounter數(shù)字IC設(shè)計(jì)平臺(tái)和Cadence可制造性設(shè)計(jì)(DFM)技術(shù)，攻克了低功耗、復(fù)雜的層次設(shè)計(jì)、時(shí)序及信號(hào)集成(S1)簽收等納米設(shè)計(jì)的挑戰(zhàn)。Cadence作為最早與SMIC合作的電子設(shè)計(jì)自動(dòng)化公司之一，與SMIC一起推出了90納米Encounter低功耗系統(tǒng)級(jí)芯片設(shè)計(jì)參考流程。Cadence的新技術(shù)如Encounter時(shí)序系統(tǒng)已結(jié)合到該流程中，用于靜態(tài)時(shí)序分析(STA)簽收。

據(jù)介紹，這套“SMlC-Cadence設(shè)計(jì)參考流程”是一套完整的Encounter低功耗系統(tǒng)級(jí)芯片設(shè)計(jì)參考流程，其重點(diǎn)在在于90納米系統(tǒng)級(jí)芯片(SoC)的高效能源利用。它對(duì)功耗問(wèn)題的優(yōu)化貫穿了所有必要的設(shè)計(jì)步驟，包括邏輯綜合、模擬、測(cè)試設(shè)計(jì)、等價(jià)性檢驗(yàn)、芯片虛擬原型、物理實(shí)現(xiàn)和完成簽收分析。此外，該流程為設(shè)計(jì)師提供了一個(gè)全面的平臺(tái)，強(qiáng)調(diào)快速、精確與自動(dòng)時(shí)序、功耗與SI收斂，提高了Encounter的低功耗性能。它解決了層次模塊分割、物理時(shí)序優(yōu)化、3—DRC提取、電壓降、泄漏和動(dòng)態(tài)功耗優(yōu)化、信號(hào)干擾故障和延遲分析等問(wèn)題。