高速大容量數據采集卡的研制

摘 要：提出一種高速大容量數據采集卡的硬件方案，并對系統的結構及工作原理進行說明。方案選取高性能ADC AT84AS001 實現數/模轉換，使用DDR 內存條進行數據存儲，并通過PCI接口與計算機互連，可通過軟件界面對采集卡的工作狀態進行控制。經過調試，系統可穩定運行，最高采樣速率達500 MHz，存儲容量為256 MB，對于雷達對抗及測量領域具有一定的工程應用價值。

關鍵詞：數據采集；DDR；PCI接口；WDM驅動

中圖分類號：TP274文獻標識碼：B

文章編號：1004-373X(2008)24-014-03

Research of High Speed and Mass Storage Data Acquisition Card

LI Hanzhao，LI Qian

(Naval University of Engineering，Wuhan，440033，China)

Abstract：This paper proposes a hardware design plan of high speed and mass storage data acquisition card.The structure and work principle of the system are illustrated.high performance ADC AT84AS001 to realize digital-to-analog conversion and DDR memory-chip to complete data storage is chosen.Then PCI is usedto connect the card with the computer.In this way，the operation mode of the card is controlled by software graphical user interface.The system runs stable after debug，it can provide 500 MHz sampling rate and the storage capacities is 256 MB.In a word，this system can be applied in the field of radar and surver.

Keywords：data acquisition;DDR;PCI interface;WDM driver

1 引 言

數據采集與存儲系統是信號與信息處理系統的重要組成部分。隨著雷達對抗技術和軟件無線電技術的發展，在一些應用中需要對數據進行高速采集和大容量實時存儲，目前市場上同時具備上述兩種功能的采集系統還不多見，為此提出一種具備可擴展大容量存儲設備接口的基于PCI總線的數據采集系統。該系統的最高采樣速率可達500 MHz，使用256 MB的DDR內存條實現數據存儲，計算機通過PCI總線和采集卡相連，可通過軟件界面實現對硬件設

備的控制。

2 系統結構

圖1是采集卡的硬件功能框圖，其中虛線框中的模塊都是在FPGA芯片內部實現的，選用的是Altera公司Stratix2系列的EP2S60F1020芯片。該芯片具有24 176個ALM單元（等效6萬個LE單元），嵌入式RAM達到2.5 Mb，具有嵌入 DPA 電路，消除了信號偏移引發的相位對齊問題^［1］。圖1中的主控模塊負責接收來自PCI接口的計算機信息，并向系統的其他部分發送相關的控制命令。在進行數據采集時，A/D轉換芯片的輸出在經過信號處理后，在數據存儲模塊的控制下被存入DDR內存條；在將數據讀出時，每次讀出的數據都先暫存在FPGA的RAM中，再通過PCI總線存入計算機的硬盤。

3 系統實現

3.1 A/D轉換部分的實現

設計中選用AT84AS001作為A/D轉換芯片，它是Atmel公司的高性能12位、500 MSPS ADC，對于IF采樣應用具有低功耗和真12位的特點。通過使用它的板載S/H電路和先進的高速處理技術，它可在150 MHz 的中心頻率和±100 MHz 的IF帶寬時實現高達500 MSPS的采樣率^［2］。

AT84AS001為雙倍數據率時鐘輸出，即在它的輸出時鐘的上下邊緣都有數據輸出，其輸入/輸出時序如圖2所示。圖2中的VIN為模擬輸入；CLKI為外部時鐘輸入；CLKO為芯片的輸出時鐘，其速率是輸入時鐘的一半；D［0∶11］和DN［0∶11］為差分輸出對。方案中選用EP2S60F1020的LVDS專用接口來實現數據的接收。它是Stratix2系列FPGA高速差分I/O口，具有動態相位自動校準功能以及數據重排電路，其參數可通過Quartus 2軟件進行設置。

3.2 數據存儲部分的實現

DDR內存條在設計中選用三星公司的M470L3224FTO-CBC內存條，內嵌4片DDR存儲芯片，數據總線寬度64 b，存儲容量256 MB，采用200引腳的SO-DIMMM200的連接器，符合JEDEC標準。DDR SDRAM具有一個獨特的數據脈沖信號（DQS），內存條就是根據DQS來分割1個時鐘周期內的2次數據，從而實現雙數據率的。EP2S60 FPGA 芯片支持和DDR存儲器的互連，在器件頂部和底部的I/O Bank中含有專用的DQS移相電路，可將輸入的DQS信號移相進行時延補償，用來驅動輸入寄存器，使輸入的DQ信號有最大的采樣窗口。片內集成的PLL可對時鐘信號進行90°移相，用來驅動輸出寄存器，并產生DQS輸出信號^［3］。

圖3為數據存儲部分的接口圖， DDR控制模塊由命令控制部分和接口部分組成，它的接口部分直接與DDR內存條的數據線相連，用于發送和接收雙數據率數據，而命令控制部分則負責接收采集卡主控模塊的控制信號、協調整個數據傳輸過程以及產生內存條的控制信號。控制模塊的主要信號說明如下：Order［1∶0］信號用于通知DDR控制模塊發起讀/寫操作；r_address用于給出每次讀操作的起始地址；Write_done，Read_done為讀/寫操作完成的指示信號；DQ_en和DQS_en為DDR接口的DQ，DQS使能信號^［4］。

數據處理模塊輸出的信號數據位寬32 b，由于內存條的數據總線寬度為64 b且為雙時鐘沿輸出，每個時鐘周期需向DDR接口部分提供128 b的數據，故要先對數據進行串并轉換，將其轉化為128 b的數據REG_128。在內存條的工作過程中，要進行定時刷新、預充、激活等操作，所以使用1個雙時鐘FIFO作為數據緩沖，WEN為FIFO的寫使能信號，rdusedw指示FIFO中當前剩余的數據個數，在FIFO將被讀空時，DDR控制模塊會插入等待周期，等新數據存入其中后再繼續讀操作。

在數據讀取過程中，每次讀操作先將DDR內存中的數據讀入RAM，在RAM被存滿后READ_DONE信號有效，測試卡向計算機發出中斷，在計算機接收中斷后通過PCI接口將RAM中的數據讀走，然后再啟動下一次讀操作，如此循環直到數據全部讀完。圖3中的雙口RAM容量為128 b×4 096，其輸入信號W_AD數據寬度為128 b；輸出信號LOCAL_DATA數據寬度為32 b；W_EN為寫使能信號；W_DA為RAM的寫地址； Ram_data為讀地址，由PCI接口模塊提供。

3.3 PCI接口部分的實現

PCI總線是當前計算機的一種主流標準總線^［5］，由于其協議十分復雜，在設計中使用PCI9054芯片作為總線的I/O加速器，PCI9054數據線為32 b，突發傳輸速率達到132 MB/s，具有可選的串行E2PROM接口，本地總線時鐘可和PCI時鐘異步。設計中選用它的C工作模式，從模式傳輸。

PCI9054在本質上是一個橋設備，它把PCI總線對某一段PCI總線地址空間的各種操作包括讀、寫等轉換為相應的地址總線上的操作。因此要把某一段本地地址映射為PCI地址，即當主機CPU要訪問本地地址空間時，要知道其對應的PCI總線地址^［6］。在本設計中，通過地址空間0將本地地址總線映射到PCI總線。首先要設置本地地址空間0的地址范圍寄存器，該寄存器的值反映了要把該地址空間映射到PCI的內存地址空間還是I/O地址空間，以及該地址空間的大小。

PCI9054的內部寄存器要根據具體的硬件設備進行配置，設計中采用串行E2PROM來對 PCI9054 進行上電配置，選用的是Micorchip Technology公司的4 kB串行E2PROM 93LC66B。計算機啟動或復位時，PCI9054首先讀取E2PROM的值，寫入對應的寄存器，然后BIOS枚舉出每類總線（當然包括PCI）上的每一個設備 ，建立管理設備的數據結構，當加載操作系統的時候 ，要把這個數據結構的指針傳遞給操作系統，當操作系統啟動后將再次為包括PCI9054在內的硬件設備分配資源，包括內存空間、中斷請求、I/O空間等。

3.4 PCI驅動程序的開發

驅動程序是上層應用程序和底層硬件之間進行數據交換的媒介。方案選用WDM驅動程序模式，開發工具是 DriverStudio工具包中的DriverWorks，它是以VC++為平臺，將編寫WDM驅動程序所需的對內核及硬件的訪問封裝成類，使用其向導功能可以自動生成驅動程序框架，只需添加相應代碼就可完成驅動的編寫^［7］。

驅動程序與硬件的通信為：

（1） 對PCI本地空間的訪問。在系統中，計算機需要訪問FPGA的內部寄存器。在驅動程序中使用KMemoryRange在OnStartDevice例程中實現PCI局部存儲空間到計算機內存的映射；一旦映射成功，驅動程序就可以使用KMemoryRange成員函數對本地空間進行訪問;

（2） 中斷響應。在數據讀出的過程中，每次RAM讀滿時采集卡要通知計算機接收數據；因此采用硬件中斷響應的辦法，內核會傳遞這個中斷給測試卡驅動程序的中斷服務例程，控制計算機發起下一次讀操作。硬件中斷的處理由類KInterrupt實現。

3.5 應用程序的實現

應用程序與WDM的通信過程是：

(1) 首先用CreateFile打開設備;

(2) 用DeviceIoControl和WDM驅動進行通信，包括對采集卡控制寄存器的訪問和對存儲空間的訪問;

(3) 應用程序退出時要用CloseHand關閉設備，釋放相關的系統資源。

應用程序對中斷的響應是通過WIN32事件通知的方法實現的：先由應用程序創建一個事件，直接將該事件句柄傳遞給驅動程序。接著驅動程序創建一個KEvent指針，接受這個句柄，并分配相關資源。當中斷觸發了事件的發生時，驅動就會產生信息通知應用程序，同時立即清中斷以便等待下一個中斷。

4 結 語

研制的基于PCI總線的數據采集卡的最高采樣速率可達500 MHz，存儲容量為256 MB，如果要擴展存儲容量，只需更換內存條并修改程序參數即可。通過實際使用表明，該系統運行穩定，操作方便，擴展性強，具有一定的工程應用價值。

參考文獻

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