低電壓高速ＣＭＯＳ全差分運算放大器設計

摘 要：設計了一種低壓高速CMOS全差分運算放大器。該運放采用了折疊式共源共柵放大結構、連續時間共模反饋電路以及低壓寬擺幅偏置電路，以實現在高穩定性下的高增益帶寬、大輸出擺幅。在Cadence環境下，基于TSMC 0.25 μm CMOS 標準工藝模型，對電路進行了spectre仿真。在2.5 V電源電壓下，驅動1 pF負載時，開環增益71.6 dB，單位增益帶寬501 MHz，功耗4.3 mW。

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關鍵詞：折疊共源共柵;全差分;共模反饋;CMOS

中圖分類號：TN432 文獻標識碼：B

文章編號：1004-373X(2008)11-150-03

Design of a Low-Voltage and High Speed Fully Differential CMOS Op-Amp

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RUAN Ying

(Shanghai University of Electric Power，Shanghai，201300，China)

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Abstract：A low-voltage and high speed CMOS fully differential operational amplifier is designed.The operational amplifier based on the structure of folded cascade，a continuous time CMFB and a low-voltage and wide output swing bias circuit to obtain a high unity-gain bandwidth，a wide output-voltage swing.The operational amplifier is designed in a standard TSMC 0.25 μm CMOS process and simulated with spectre under Cadence environment.With a single 2.5 V power supply，the amplifier achieves a open-loop gain of 71.6 dB with a 501 MHz unity gain frequency and dissipats 4.3 MW power.

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Keywords：folded cascade;fully differential;CMFB;CMOS

運算放大器（運放）作為數模轉換器（ADC）、模數轉換器（DAC）、開關電容濾波器、帶隙電壓基準源等電路系統的關鍵基本單元得到了廣泛應用。全差分運放與單端輸出運放相比能提供更大的輸出電壓擺幅，并具有不易受共模噪聲的影響，偶數階非線性沒有出現在平衡電路的差分輸出等優點 ［1]。近年來，采用了全差分的形式的高性能運放受到普遍關注，特別是低壓和高速電路中全差分運算放大器設計成為模擬集成電路的研究熱點之一。本文從運算放大器速度和精度等重要性能指標出發，進行電路結構選擇和性能參數優化，設計了一種CMOS全差分運算放大器。 

1 運放結構分析和選擇

運算放大器的設計首先要根據其用途選擇一種合適的電路結構，從運放的建立時間、開環增益、單位增益帶寬、相位裕度、輸入共模范圍、輸出擺幅、功耗等方面性能的限制進行結構設計。常見的全差分運算放大器有下面幾種類型：兩級（two-stage）式、套筒共源共柵（telescopic）式、折疊共源共柵（fold-cascade）式。

圖1 全差分運算放大器結構

如圖1(a)所示，兩級式運算放大器輸出Vo1范圍是Vov8≤Vo1≤|Vdd-Vov2|，差分輸出的擺幅為2(Vdd －Vov2 －Vov8) ，其中Vov為MOS管的過載電壓。這種運算放大器的輸出擺幅在各種放大器結構中是最大的，缺點是需要補償來提高頻率特性，常用Miller電容Cc進行補償。由于Cc的正向饋通，將在右半平面產生一個零點Z=gM8/Cc，使得單位增益帶寬附近的相位裕度下降，從而增加電路的不穩定性。兩級式結構的功耗大，電源抑制比(PSRR)和共模抑制比（CMRR）特性較差^[1]。

如圖1(b)所示，套筒共源共柵式主極點由負載電容CL決定，CL起到了補償的作用，無需額外的內部補償結構，頻率特性好。它的次主極點gM4/CL，其值遠大于圖1(a)的次主極點，從而單位增益帶寬更大，速度更快。套筒式結構只有兩條電流支路，在所有結構中功耗最小。該結構的缺點是共模輸入范圍和輸出擺幅很小，共模輸入電壓Vcm范圍是VT+Vov 幅為2Vdd－10|Vov|（假設所有晶體管飽和時的過載電壓相等），因此在低電壓下，套筒共源共柵結構的共模輸入和輸出擺幅難以滿足要求。

如圖1(c)所示，折疊共源共柵結構相比套筒式結構，它反轉了信號的流動，使得信號流回到地。這種形式增加了共模輸入范圍和輸出擺幅。該結構共模輸入范圍是VT+Vov

從應用的角度考慮，要求設計的運算放大器在低的電源電壓（2.5 V下）有盡可能快的速度，大的輸出擺幅和共模輸入范圍。折疊共源共柵式和套筒共源共柵式都具有較高的速度。相比套筒式，折疊式結構的優點是具有更大的輸出擺幅，它的輸出動態范圍與輸入共模電壓無關，因此它應用范圍更廣泛，但是這是以較大的功耗，較低的電壓增益和較高的噪聲為代價。對比上述結構，從性能和功耗折中考慮，采用了折疊共源共柵形式設計全差分運算放大器^[1-3]。

2 電路分析和設計

2.1 折疊共源共柵運算放大器

設計的折疊共源共柵運算放大器結構如圖2所示。PMOS管M2，M3為差分輸入對管，NMOS管作為共源共柵管。在相同的電壓偏置下，NMOS管的跨導比PMOS管高1~2倍。因而采用PMOS管作為輸入對管，起到提高運放次主極點頻率和降低噪聲的作用。M2，M3將輸入差分電壓轉化為差分電流，經過M8，M9后產生差分輸出電壓Vo1，Vo2。M1為電流源，為輸入對管M2，M3提供靜態工作電流，同時提高輸入CMRR。為了保證運放正常工作，設計了低壓高擺幅偏置電路為運放提供Vb1~Vb4四個偏置電壓，偏置電路中的基準電流源由MOS管提供，偏置電路和運放中對應MOS管的寬長盡量匹配，使偏置電壓準確且穩定。偏置電路如圖3(a)所示。

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圖2 折疊共源共柵運放及共模反饋電路

2.2 共模反饋電路

全差分運算放大器的一個特點是需要匹配的反饋網絡控制共模輸出電壓，使受控的共模電壓值靠近共模參考電壓。M12~M22構成了折疊共源共柵運放的連續時間共模反饋電路，以增加電路的穩定性。與開關電容反饋電路相比，連續時間共模反饋電路具有較快的速度。共模反饋電路檢測運放的共模輸出Voc（=(Vo1+Vo2)/2）和共模參考電壓Vcm的誤差。平衡時， Voc=Vcm；當Voc>Vcm時，M20，M17漏極電流增大，而M18，M19漏極電流減小，則M21的電流減小，從而M21的柵極電壓，即共模反饋電壓Vcmc減小。Vcmc反饋到放大電路，使M10，M11的漏極電流減小。由于M4，M5的電流不變，電流必須從電容負載CL1，CL2流出，從而放大電路的輸出電壓減小，共模輸出得到調整。為得到大的輸出擺幅， Vcm通常為電源電壓的一半。

2.3 運放的小信號分析

運放在低頻段的小信號電壓增益（開環增益）Av=GmRo=gM3Ro，Gm為跨導，Ro為輸出電阻。半電路小信號等效模型如圖3(b)所示。

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Ro=Rout/M9//Rout/M7

Rout/M9=(r2//r10)+r9［1+(gM9+gM9b)(r2//r10)］

gM9(r2//r10)r9

Rout/M7=r4+r7［1+(gM7+gM7b)r4］

gM7r7r4



r為MOS管的小信號輸出電阻。負載電容CL遠大于MOS管各端的寄生電容， CLCDB3+CDB9+CDB10。

節點1對應的極點P1：



P1=－1(r3//r10//rin)(CDB3+CDB9+CDB10)－gM9CL

節點2對應的極點P2：



P2=－1{［gM5r9(r3//r10)］//r7}CL



P2P1，更接近于原點，因此P2為折疊共源共柵運放的主極點，P1為次極點。

要提高開環增益Av，可以采取增加M8，M9的跨導和溝道長度，但將引起其源極寄生電容的增加和漏源飽和電壓減小，從而降低運放的次極點頻率。同樣增加M10，M11的溝道長度，會使Av增加而次極點頻率減小?？紤]到M4，M5，M6，M7不在信號通路上，因此可以增加其溝道長度來增加輸出阻抗，而不降低工作速度。

圖3 偏置電路及半電路小信號等效模型

2.4 運放設計中的考慮

運算放大器單位增益帶寬：

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GBW=GMCL，tot=gM2CL，tot



閉環建立時間：



tS=VovVsat，M2－1F4GBW+1F×GBWln(Vsat，M2εFVov)



由上述關系式，運放的閉環建立時間要求決定了單位增益帶寬。當運放輸出端等效負載電容確定后，可以得到輸入差分對管的跨導。運放的壓擺率SR=IDS4CL，tot，由電流源M1的靜態工作電流決定。

在設計開始時，根據偏置電壓和輸出擺幅的要求進行過驅動電壓分配，根據功耗要求進行電流的分配，并根據運算放大器的性能參數，最終運放的設計歸結于確定電路MOS管的尺寸W/L：

由gm=k′WL(VGS－VT)=2IDk′WL可得：



WL = g2m 2ID k′



其中k′=μCox。

對MOS管的寬長選擇時反復模擬分析，并加以優化。設計中運算放大器的單位增益帶寬、開環增益、建立時間和壓擺率等性能參數會互相牽制。因此，在設計時要考慮到各種參數之間較為合理的折衷^[4，5]。

3 仿真結果

設計完成后，采用TSMC CM025 工藝（0.25 μm 1P5M）。使用Cadence spectre 仿真器對折疊共源共柵全差分運算放大器電路進行了仿真，當Vdd=2.5 V，對運放進行了直流、交流、瞬態分析。當負載電容為1 pF時，運放單位增益帶寬501 MHz，直流增益71.6 dB，相位裕度51°，功耗4.3 mW。 圖4為幅頻特性曲線。

4 結 語

本文使用TSMC公司的 CM025工藝設計并實現了一個低壓高速全差分運算放大器。采用折疊共源共柵結構，在達到較高的帶寬同時，增大了輸出擺幅。連續時間共模反饋電路以及低壓寬擺幅偏置電路，實現了電路的高穩定性。該運放在2.5 V電源電壓下，單位增益帶寬可以達到501 MHz，直流增益71.6 dB，相位裕度51°，功耗4.3 mW，能應用于高速ADC、比較器等電路中。

圖4 幅頻特性曲線

參 考 文 獻

［1］Paul R Gray，Paul J Hurst.Analysis and Design of Analog Integrated Circuits［M］.4th Edition.New York: John Wiley Sons Inc，2001.

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［2］Bang W Lee，Bing J Sheu.A High Slew-Rate CMOS Amplifier\\[J\\].IEEE Journal of Solid-State Circuits，1999，25:885-889.

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［3］Philip E Allen，Douglas R Holberg.CMOS Analog Circuit Design［M］.2nd Edition.Oxford: Oxford University Press，2002.

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［4］畢查德#8226;拉扎維.模擬CMOS集成電路設計［M］.陳貴燦，程軍，張瑞智，等譯.西安：西安交通大學出版社，2002.

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［5］Gray P R，Meyer R G.MOS Operational Amplifier Design- A Tutorial Overview ［J］.IEEE Solid-State Circuits，1982，17(6):969-982.

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作者簡介 阮 穎 女，1978年出生，湖南株洲人，講師，研究生學歷。主要從事深亞微米模擬集成電路設計方向的研究。

注：本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文。