并行頻域ＯＣＴ圖像預處理系統的ＤＳＰ硬件平臺設計與實現

摘要：鑒于目前常用的基于計算機的并行頻域OCT圖像預處理系統速度慢、體積龐大等缺陷，設計了基于ADSP-BF561的圖像處理硬件平臺。該平臺包括了ADSP-BP561最小系統、視頻采集解碼電路、視頻編碼顯示電路等部分。實驗表明：該平臺提高了圖像處理速度，并且實現了系統的小型化。

關鍵詞：并行頻域OCT；ADSP-BF561；硬件平臺

引言

光學相干層析成像(OCT)是一種迅速發展的無損傷、高分辨率醫學層析成像技術。新近發展起來的并行頻域OCT(PSDOCT)無需軸向和橫向掃描即可得到樣品一行深度信息的層析圖像，已成為實時OCT成像發展的趨勢。并行頻域OCT圖像預處理系統結構如圖1所示，系統由光學系統和圖像處理系統兩部分組成，原理如下：從寬帶光源發出的光經分光棱鏡分束后分別照射到樣品和參考鏡(反射鏡)上。柱面鏡1將其子午面M內樣品反射回來的光聚焦為平行于柱面鏡母線的一條直線，與參考鏡反射回來的參考光發生干涉，經光柵分光及柱面鏡2聚焦后通過圖像采集電路進行圖像采集。由于樣品反射回來的光信號被樣品的反射系數所調制，通過圖像處理系統對輸出的頻域圖像進行逐行IFFT(快速傅里葉逆變換)、幅度譜計算并進行直流項移位即可得到位于柱面鏡1子午面內樣品的二維層析圖像。并輸出在顯示器上顯示。

目前大多數OCT圖像處理系統由攝像機、圖像采集卡及計算機組成。用攝像機和圖像采集卡完成圖像采集功能，圖像處理則是由軟件在計算機中完成。由于計算機體積龐大，并且是任務分時處理系統，運行過程中的其他任務可能影響OCT成像的速度，而且下位機與計算機之間的通訊速度慢，所以目前還無法滿足并行頻域OCT成像系統便攜化、快速處理的需求。鑒于此，本文設計了以ADI公司雙核定點DSP-ADSP-BF561為核心，結合視頻解碼和編碼技術的并行頻域OCT圖像預處理系統硬件平臺。

ADSP-BF561

ADSP-BF561(下面簡稱BF561)是ADI公司和Intel公司合作推出的基于微信號體系結構技術的定點DSP，整合了傳統體系結構DSP和RISC控制器的優點。該器件采用改進的哈佛結構以及多級流水線結構。其核心由兩枚獨立且對稱的600 MHz高性能Blackfin處理器組成。

硬件設計

本方案利用BF561的特點，設計出并行頻域OCT圖像預處理系統的硬件平臺(見圖2)。該平臺包括了ADSP-BF561最小系統、視頻采集解碼電路、視頻編碼顯示電路等部分。

ADSP-BF561最小系統

ADSP-BF561最小系統由ADSP-BF561、電源電路、時鐘電路、復位電路、JTAG接口電路、SDRAM、FLASH等部分組成。

·供電電源

系統為三電壓供電，包括：1.2V的內核電壓，3.3V的I／O電壓和ADV7183的電壓，3V的ADV7179電壓。采用TPS75003 DC-DC控制器實現分別提供1.2V、3.3V、3V電源供應。

·系統時鐘

BF561時鐘信號既可以由內部放大器與外接晶體或陶瓷諧振器構成的振蕩器提供，也可以直接采用外部時鐘輸入。

·復位電路

系統復位電路采用簡單的RC充、放電電路。

·JTAG接口電路

BF561提供了一個IEEE 1149.1 J TAG測試訪問接口。通過此接口可以實現在線仿真、程序下載等操作，并且可以設置斷點，觀察變量和寄存器，系統采用14針接口的標準。

·SDRAM電路

由于視頻數據信息量很大，而ADSP-BF561內部存儲器容量有限，所以系統需要外擴SDRAM作為視頻數據的緩存器。BF561具有的兼容PCI33的SDRAM控制器可以通過編程與多達4個BANK的SDRAM連接，每個BANK的容量最多可達128MB。本系統選用兩片16位32MB容量的SDRAM—HY57V561620擴展為一片32位的64MB容量SDRAM，用以靈活實現系統16位或32位的數據讀寫要求。將其接在BF561同步存儲空間的BANKO上，地址范圍為0x00000000～0x4000000。BF561與SDRAM的硬件連接如圖3所示。

·FLASH電路

BF561具有4種外部存儲器的自主引導方式，如表1所示。本系統選用第二種方式，從16位FLASH進行自主引導。BF561具有的異步存儲控制器可以通過編程與多達4個BANK的FLASH連接，每個BANK的容量最多可達64MB。FLASH選擇1MB容量的AM29LV800D。設定在BF561異步存儲空間的BANKO上，地址范圍為Ox20000000～0x20100000。

視頻采集解碼電路

視頻采集解碼電路包括攝像機和視頻解碼電路。攝像機選用敏通公司的MTV-13V5H黑白攝像機，具有44萬有效像素，光譜響應范圍為500nm-1100nm，PAL制式視頻輸出，速度為25fps。

視頻解碼芯片選用集成了10位ADC的增強型視頻解碼器ADV7183，它能夠將攝像機輸出的PAL制模擬視頻基帶信號轉換成16位ITU-R 656的YUV型4:2:2視頻數據，實現對輸入模擬視頻信號的亮度色度分離、采樣。BF561與ADV7183的接口電路如圖4所示：BF561將ADV7183輸出的8位亮度信息通過PPIO口輸入。PF0口與PF1口分別為VC接口的串行時鐘和串行數據接口。PF2口與PF13口分別為控制使能和重置ADV7183的端口，PPI1 SYNCl口與PPIl SYNC2口分別為YUV像素數據的行同步信號和垂直同步信號的輸入端口。

視頻編碼顯示電路

視頻編碼顯示電路由視頻編碼芯片和顯示器組成。視頻編碼芯片選用集成了10位高品質視頻DAC的ADV7179，它可將兼容ITU-656標準的8／16位YCrCb型4:2:2數字視頻數據轉換成兼容國際標準的NTSC、PAL等制式的模擬視頻信號。本系統選用DAC_B作為輸出口，將BF561輸出的經過處理的8位灰度信號轉化為PAL制式視頻信號輸出至顯示器上顯示。BF561與ADV7179的接口電路如圖5所示：PPI1口為8位灰度信息輸出口，PF0口與PF1口分別為IC接口的串行時鐘和串行數據端口。PF14口為控制重置ADV7179的端口。PPI0 SYNC1控制YUV像素數據的行同步信號，PPI0 SYNC1控制YUV像素數據的垂直同步信號。

視頻輸入同步控制

系統視頻輸入同步的控制通過BF561查詢PPI口狀態寄存器的FT_ERR位實現，從而省略了BF561對攝像機的控制電路。FT_ERR位為ITU-R656視頻軌跡錯誤標志位，根據PPI0口輸入視頻信號中的控制字判斷是否同步而進行清零或置位。圖6所示為ITU-R656視頻數據輸入的三種模式：①整場模式：包括活動視頻、控制字節序列和輔助數據；②活動視頻模式：只包含活動視頻信號信息；③VBI模式：只包括控制字節序列和輔助數據。其中①與③輸入模式影響FT_ERR標志位，可用于視頻輸入同步的判斷。

系統開始以VBI模式輸入用于BF561與攝像機同步的判斷及調整，當實現視頻同步后通過活動視頻模式輸入系統需要的視頻信息。初始化程序如下：

結語

本文設計了基于ADSP-BF561的并行頻域OCT圖像預處理系統硬件平臺。對通過該硬件平臺開發出的并行頻域OCT圖像預處理系統進行實驗，處理一幀圖像的時間約為9 ms，而同樣的圖像在CPU為Inter 2.4GHz的計算機上進行處理需要時間為43ms，故該系統提高了處理速度。而且圖像分辨率與精度都滿足設計要求，且實現了系統的小型化。證明該方案可行，是對并行頻域OCT成像理想的硬件平臺。