基于ADF4360-1的本振源設(shè)計(jì)

鄒 玲 石小磊

摘 要:結(jié)合鎖相頻率合成基本原理以及高集成鎖相頻率合成芯片ADF4360-1工作特性,設(shè)計(jì)一個(gè)穩(wěn)定的2.33 GHz本振源電路模塊,應(yīng)用于中頻射頻發(fā)信機(jī)中。詳細(xì)介紹了核心芯片的結(jié)構(gòu)、原理及應(yīng)用,并給出完整的硬件電路。經(jīng)仿真測(cè)試,該電路的性能指標(biāo)基本符合要求。

關(guān)鍵詞:鎖相環(huán)頻率合成;ADF4360-1;本振;環(huán)路濾波器

中圖分類號(hào):TN742 文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1004-373X(2009)21-071-03

Design of Clock Signal Generator Based on ADF4360-1

ZOU Ling,SHI Xiaolei

(School of Electrical and Electronic Engineering,Hubei University of Technology,Wuhan,430068,China)

Abstract:The principle of phase locked loop and the performance characteristics of fully integrated voltage-controlled oscillator ADF4360-1 are analyzed.A design of a stedy 2.33 GHz local oscillator signal generator circuit module is applied to the system of Intermediate Frequency(IF).The paper elaborates on the structure,performance and application of the core chip,designs the hardware circuit.The simulation and measure of the system show that the result is correct basically.

Keywords:PLL frequency synthesis;ADF4360-1;local oscillation;loop filter

0 引 言

在無(wú)線通信領(lǐng)域,本振信號(hào)性能的優(yōu)劣是影響混頻器輸出頻譜純度的主要因素。頻率合成技術(shù)是指由一個(gè)穩(wěn)定、準(zhǔn)確的標(biāo)準(zhǔn)參考頻率,經(jīng)過(guò)一系列的處理過(guò)程,產(chǎn)生大量離散的具有同一穩(wěn)定度和準(zhǔn)確度的信號(hào)頻率[1]。鎖相式頻率合成器是一種建立在相位負(fù)反饋基礎(chǔ)上的閉環(huán)控制系統(tǒng),主要由鑒相器、環(huán)路濾波器和壓控振蕩器組成。

通過(guò)鎖相頻率合成實(shí)現(xiàn)的頻率源在通信、CATV等領(lǐng)域得到了廣泛應(yīng)用,很多現(xiàn)代電子設(shè)備和系統(tǒng)的功能實(shí)現(xiàn)都直接依賴于頻率源的性能[2,3]。ADI公司生產(chǎn)的ADF4360-1是電流型電荷泵數(shù)字鎖相式頻率綜合器芯片,具有很高的性價(jià)比。

1 ADF4360-1的工作原理及主要性能

ADF4360-1主要由數(shù)字鑒相器、電荷泵、分頻器、計(jì)數(shù)器及雙模前置P/(P+1)分頻器等組成。如圖1所示。

1.1 工作原理

從ADF4360-1外部輸入的信號(hào)有標(biāo)準(zhǔn)頻率源信號(hào)和控制信號(hào),14位可編程參考R分頻器對(duì)外部頻率源信號(hào)分頻后得到參考頻率送至鑒相器。控制信號(hào)由時(shí)鐘信號(hào)CLK、數(shù)據(jù)信號(hào)DATA和使能信號(hào)LE組成。在CLK的控制下,串行輸入24位數(shù)據(jù)信號(hào),暫時(shí)存放在24位數(shù)據(jù)寄存器中。在接收到使能信號(hào)LE后,先前輸入的24位數(shù)據(jù)根據(jù)地址位到達(dá)對(duì)應(yīng)的鎖存器[1]。

圖1 ADF4360-1內(nèi)部結(jié)構(gòu)圖

ADF4360-1的主分頻比N由雙模預(yù)分頻器(P/P+1)、可編程5位A計(jì)數(shù)器及13位B分頻器實(shí)現(xiàn),算法為N=B×P+A,輸出頻率為:fout=(B×P+A)×fref/R,通過(guò)設(shè)置A,B,R三個(gè)控制字寄存器的控制字來(lái)實(shí)現(xiàn)對(duì)鎖相環(huán)的控制。該芯片外圍只需添加環(huán)路濾波器,根據(jù)輸出頻率大小選擇合適的參數(shù),即可輸出較穩(wěn)定的頻率。

1.2 主要性能[5]

ADF4360-1是美國(guó)ADI公司生產(chǎn)的一款高性能鎖相頻率合成芯片,主要可應(yīng)用于無(wú)線射頻通信系統(tǒng)基站(GSM,WCDMA)、手機(jī)以及通信檢測(cè)設(shè)備中,為上下變頻提供本振信號(hào)。其特性如下:

工作電壓: 3～3.6 V;輸出信號(hào)功率可控范圍具有四組可編程雙模分頻器8/9,16/17,31/32;三線串行接口進(jìn)行編程控制;1.8 V邏輯兼容;輸出功率可編程范圍是-13～-6 dB;能夠進(jìn)行模擬和數(shù)字鎖定檢測(cè);內(nèi)部集成VCO;具有軟件和硬件掉電模式。

2 系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

在中頻發(fā)射電路中,本振源電路模塊對(duì)整個(gè)系統(tǒng)的穩(wěn)定性起著至關(guān)重要的作用。本文利用鎖相頻率合成芯片ADF4360-1設(shè)計(jì)2.33 GHz本振源信號(hào),為射頻發(fā)信機(jī)正交混頻電路提供性能良好的本振載波。電路框圖如圖2所示。

圖2 本振源系統(tǒng)框圖

2.1 電路參數(shù)設(shè)定[5,6]

基于鎖相環(huán)的基本原理,只需要在內(nèi)部集成VCO的頻率合成芯片ADF4360-1外圍加環(huán)路濾波器,即可實(shí)現(xiàn)PLL頻率合成電路。

本電路設(shè)計(jì)中,ADF4360-1的PFD輸入頻率為200 kHz,因此參考時(shí)鐘分頻R=50。由公式fout=(B×P+A)×fref/R,可計(jì)算出N為11 250,雙模前置分頻器設(shè)置為P/(P+1)=32/33,計(jì)數(shù)器A設(shè)置為18,計(jì)數(shù)器B設(shè)置為351。根據(jù)ADF4360-1芯片資料,三個(gè)控制寄存器初始化設(shè)置為R寄存器0000C9H,C寄存器8FF128H,N寄存器015F4AH,如表1所示。本振源電路輸出信號(hào)功率為-6 dB。

表1 寄存器初始化設(shè)置值

寄存器名稱初始化值(MSB…LSB)

R寄存器0000 0000 0000 0000 1100 1001

C寄存器1000 1111 1111 0001 0010 1000

N寄存器0000 0001 0101 1111 0100 1010

2.2 環(huán)路濾波器電路設(shè)計(jì)

環(huán)路濾波器(LPF)具有低通特性,它主要是抑制鑒相器輸出電壓中的載頻分量和高頻噪聲,降低由VCO控制電壓的不純而引起的寄生輸出。更重要的是它對(duì)環(huán)路參數(shù)調(diào)整起著決定性的作用。

利用AD公司提供的專用設(shè)計(jì)與仿真工具軟件ADI simPLL對(duì)圖2結(jié)構(gòu)形成的無(wú)源三階濾波電路進(jìn)行仿真、設(shè)計(jì)。依照軟件提示,逐步設(shè)定各項(xiàng)參數(shù),并選擇芯片型號(hào)和環(huán)路濾波器形式,最后生成的電路如圖3所示[7,8]。

圖3 無(wú)源三階濾波電路

2.3 鎖相環(huán)本振源電路設(shè)計(jì)

完整的硬件原理圖如圖4所示。

圖4 本振源電路硬件圖

電源電路采用TPS76333和LM317T產(chǎn)生穩(wěn)定的3.3 V電壓供電。ADF4360-1的參考時(shí)鐘輸入引腳與晶振電路輸出端相連,在內(nèi)部VCO輸入引腳VTUNE與內(nèi)部電荷泵輸出引腳CP之間接入三階環(huán)路濾波電路。

核心芯片內(nèi)部控制寄存器的初始化數(shù)值通過(guò)單片機(jī)控制寫入,單片機(jī)采用ATMEL公司的AT89C2051。

3 編程控制及目標(biāo)寄存器初始化[9]

單片機(jī)P1.5,P1.6,P1.7 三個(gè)I/O口分別與芯片CLK,DATA,LE相連。圖5給出了數(shù)據(jù)輸入的時(shí)序圖。

數(shù)據(jù)(DATA)在每個(gè)時(shí)鐘(CLOCK)的上升沿從MSB(最高有效位)開(kāi)始依次寫人24位移位寄存器中,直到LSB位寫人完成之后,由來(lái)自LE的上升沿將存儲(chǔ)在24位移位寄存器中的數(shù)據(jù)一次性鎖存人目標(biāo)寄存器(包括R計(jì)數(shù)鎖存器、N計(jì)數(shù)鎖存器、功能鎖存器以及初始化鎖存器),再進(jìn)行下一個(gè)目標(biāo)寄存器的初始化。寄存器賦值順序?yàn)镽-C-N,目標(biāo)寄存器的選擇由移位寄存器最末兩位DB0,DB1來(lái)決定,其中C和N寄存器的賦值時(shí)間間隔應(yīng)大于5 ms。

圖5 配置時(shí)序圖

單片機(jī)控制程序(R寄存器)如下:

ORG 0000H

MOV P3,#0FFH

MOV P1,#0FFH

MOV P2,#0FFH

MOV P0,#0FFH

…/*初始化子程序*/

MOV33H,#00H

MOV32H,#00H

MOV31H,#C9H;r0=00 00 C9H

LOOP1:

CLRP1.5

CLRP1.6

CLRP1.7

MOVR1,#06H;R1作循環(huán)計(jì)數(shù)用

MOVA,33H

RLCA

RLCA

LOOP11:

RLCA

MOVP1.6, C;向DATA端口寫數(shù)據(jù)

CLRC

SETBP1.5 ;向CLOCK端口寫1

NOP ;高電平持續(xù)一段時(shí)間

CLRP1.5 ;向CLOCK端口寫0

DJNZR1, LOOP11 ;直到送完全部位數(shù)據(jù)

MOVR1, #08H ;R1作循環(huán)計(jì)數(shù)用

MOVA,32H;參考分頻器的低8位送入累加器A

LOOP12:

CLRP1.7;向LE端口寫0

RLCA

MOVP1.6, C;向DATA端口寫數(shù)據(jù)

CLRC

SETBP1.5;向CLOCK端口寫1

NOP;高電平持續(xù)一段時(shí)間

CLRP1.5;向CLOCK端口寫0

DJNZR1,LOOP12;直到送完全部低8位數(shù)據(jù)

MOVR1,#08H;R1作循環(huán)計(jì)數(shù)用

MOVA,31H;參考分頻器的低8位送入累加器A

LOOP13:

CLRP1.7;向LE端口寫0

RLCA

MOVP1.6,C;向DATA端口寫數(shù)據(jù)

CLRC

SETBP1.5;向CLOCK端口寫1

NOP;高電平持續(xù)一段時(shí)間

CLRP1.5;向CLOCK端口寫0

DJNZR1, LOOP13;直到送完全部低8位數(shù)據(jù)

SETBP1.7;向LE端口寫1

NOP

CLRP1.7;向LE端口寫0

4 結(jié) 語(yǔ)

本文介紹了利用鎖相頻率合成芯片ADF4360-1為中頻射頻發(fā)信機(jī)設(shè)計(jì)本振信號(hào)源,給出了設(shè)計(jì)的關(guān)鍵參數(shù)、控制流程以及部分程序代碼。最后測(cè)得相位噪聲為-83 dBc/Hz@1 kHz,達(dá)到了基本標(biāo)準(zhǔn)。由于ADF4360-1內(nèi)部集成VCO、外部通過(guò)單片機(jī)I/O口寫入控制字,因此該系統(tǒng)具有外圍電路簡(jiǎn)單、調(diào)試方便、功耗和成本低等特點(diǎn),可廣泛應(yīng)用于射頻電路系統(tǒng)以及無(wú)線通信系統(tǒng)中。

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作者簡(jiǎn)介

鄒 玲 女,1962年出生,湖北武漢人,副教授。主要從事微波通信技術(shù)及工程電磁場(chǎng)數(shù)值計(jì)算方面的研究。

石小磊 男,1985年出生,碩士研究生。主要從事微波通信方面的研究。