基于FPGA的IRIG-B（DC）碼產生電路設計

雒俊鵬

（中國電子科技集團公司 第 39研究所， 陜西 西 安 7 10065）

在測控系統中，時統信息不僅是各個分系統工作的基礎，也是有些分系統進行測控時推算彈道和其他復雜運算必不可少的信息，IRIG-B時間碼作為一種重要的時間同步傳輸的方式，成為時統設備首選的標準碼型。IRIG全稱Inter-Range Instrumentation Group（靶場間測量儀器組）。IRIG串行時間碼，共有6種格式。即IRIG-A、B、D、E、G、H，IRIG-B（DC）碼又分為DC和AC碼，DC碼的接口通常采用TTL接口和RS422（V.11）接口。

1 IRIG-B（DC）碼介紹

IRIG-B（DC）碼的時幀速率為1幀/s；可傳遞100信息位，每個信息位寬度10 ms，稱為一個碼元，每10個碼元為1組。每幀有一個高電平寬度8 ms、低電平寬度2 ms的起始碼元PR和結束碼元P0，PR和P0之間有P1、P2、…，P9標志碼元，標志碼元之間包含秒、分、時、天和控制功能等信息，碼元高電平寬度5 ms代表二進制的“1”，高電平寬度2 ms代表二進制的“0”，IRIG-B（DC）碼的示意圖如圖1所示。

2 系統硬件電路設計

圖1 IRIG-B（DC）碼示意圖

本設計的硬件電路如圖2所示，采用Altera低功耗、低成本Cyclone FPGA系列的EP1C6T144，總引腳數144，I/O引腳數98，有3種配置方式，分別為AS方式、PS方式和JTAG方式，本設計采用AS方式，當使用AS方式時，必須將FPGA EP1C6T144的MSEL0和MSEL1這2個引腳接到低電平，即為邏輯的00，AS方式還需與一片串行配置器件并用[1]，本設計采用低成本的Altera公司的EPCS1SI8，具體連接如圖2所示，采用這種方式上電后可直接通過下載電纜對FPGA進行編程，使用靈活方便。在設計時注意引腳上的上拉電阻和下拉電阻必須連接上。

晶體振蕩器采用10 MHz晶振，將晶振的SCLK輸出引腳與EP1C6T144的CLK0輸入引腳連接，檢測晶振信號脈沖的上升沿并進行計數，以此計數作為時間基礎。

圖2 系統硬件電路圖

選擇EP1C6T144的37引腳作為異步串行輸出引腳，與MAX3232E的10引腳（T2IN）連接，將從FPGA出來的TTL電平轉換為串行輸出電平從7引腳（T2OUT）輸出，串行電平轉換器采用MAX3232E。選擇EP1C6T144的41、42引腳作為2路IRIG-B碼信號輸出[1]，因為IRIG-B（DC）碼采用RS422電平輸出，而從EP1C6T144的41、42引腳輸出脈沖是TTL電平，所以必須進行電平轉換，本設計采用TI公司的AM26LS31CD差分驅動器。采用8段數碼管作為時間顯示器件，顯示的信息有天、時、分和秒，共需9個器件，每個8段數碼管的0～9個數字顯示邏輯為：

3 系統軟件程序設計

使用VHDL硬件描述語言進行編程，編譯環境采用Altera公司的Quartus II 7．1[2]。根據圖1所示B碼脈沖序列寬度圖譜，以秒的B碼串產生為例，說明VHDL編程設計過程，流程圖如圖3所示。分、時和天的軟件設計根據圖1所示的B碼示意圖，參考秒的設計流程來設計，將100個碼元對應的脈沖串按照圖1的脈沖寬度輸出，就形成整個一幀IRIG-B（DC）碼的脈沖串[2－6]。

4 電路仿真

圖3 秒時間B碼生成軟件流程圖

圖4 電路仿真脈沖輸出圖

電路仿真脈沖輸出[6]如圖4所示，圖中B1_out和B2_out是IRIG-B（DC）碼的輸出脈沖，clk_1ms是根據晶體振蕩器輸入脈沖而產生的模擬1 ms信號脈沖，可以看出，當連續8個clk_1ms的脈沖時，B1_out和B2_out保持高電平，即保持了8 ms的高電平，后面的脈沖都嚴格的遵守圖1所示的IRIG-B（DC）碼的規則。

5 結論

通過仿真和實際使用表明，該設計電路所產生的IRIG-B（DC）時間碼穩定、連續、準確，電路板功耗低、成本低，操作靈活簡單，在測控領域有廣闊的應用前景。

[1]Altera公司.Cyclone device handbook[EB/OL].2008.http：//www.altera.com.cn/literature/hb/cyc/cyc_c5v1.pdf.

[2]曾繁泰，陳美金.VHDL程序設計[M].北京：清華大學出版社，2001.

[3]鄭燕，赫建國，黨劍華.基于VHDL語言與QuartusII軟件的可編程邏輯器件應用與開發[M].北京：國防工業出版社，2007.

[4]Pedroni V A.VHDL數字電路設計教程[M].喬廬峰，譯.北京：電子工業出版社，2005.

[5]吳繼華，王誠.Altera FPGA/CPLD設計[M].北京：人民郵電出版社，2005.

[6]周潤景，圖雅，張麗敏.基于QuartusⅡ的FPGA/CPLD數字系統設計實例[M].北京：電子工業出版社，2007.