基于Verilog HDL的UART模塊設計與仿真

魏 巍 ， 趙紅東

（河北工業(yè)大學 信 息工程學院，天津 3 00401）

隨著微機應用和計算機網(wǎng)絡的發(fā)展，計算機與外界之間的信息交換變得越來越重要，為了保證串行通信的正常進行，提高串行通信的效率和CPU的利用率，在微機系統(tǒng)中采用專用的大規(guī)模集成電路來完成這些工作，這就是串行通信接口[1]。通用異步接收發(fā)送器UART（Universal asynchronous receiver/transmitter）主要用于控制設備之間的串行通信。廣泛應用于調(diào)制解調(diào)器Modem、手持工業(yè)設備、條形碼閱讀器、測試設備、消費產(chǎn)品與計算機PC、微處理器以及小型通信網(wǎng)絡之間的通信等。在SOC設計中，異步串行通信接口已成為不可缺少的一部分，它的性能優(yōu)劣將直接影響相應電子系統(tǒng)的性能和指標[1-3]。

1 UART原理

串行通信是指外部設備和計算機間使用一根數(shù)據(jù)線（另外需要地線，可能還需要控制線）進行數(shù)據(jù)傳輸?shù)姆绞健?shù)據(jù)在一根數(shù)據(jù)線上一位一位傳輸，每一位數(shù)據(jù)都占據(jù)一個固定的時間長度。與并行通信方式相比，串行通信方式的傳輸速度較慢，但這種通信方式使用的數(shù)據(jù)線少，在遠距離通信中可以節(jié)約通信成本，因此得到了廣泛的應用[2-3]。

基本的UART只需要發(fā)送和接收兩條數(shù)據(jù)線就可以完成數(shù)據(jù)的全雙工通信，其基本功能是在發(fā)送端將控制器通過總線傳過來的并行數(shù)據(jù)，以設定的格式，設定的頻率串行地傳輸出去，并同時在接收端將串行接收到的數(shù)據(jù)，轉(zhuǎn)換成相應的并行數(shù)據(jù)發(fā)送出去。UART的基本幀格式如圖1所示。其中，起始位總是邏輯0狀態(tài)，停止位總是邏輯1狀態(tài)，其持續(xù)時間可選為1位、1.5位或2位，其數(shù)據(jù)位可為5、6、7、8位，校驗位可根據(jù)需要選擇奇校驗位，偶校驗位或無校驗位。

圖1 UART幀格式

2 UART的設計

現(xiàn)今復雜的數(shù)字系統(tǒng)的設計往往采用自頂向下的設計方案，利用層次化結(jié)構(gòu)化的方法，將一個設計方案劃分為若干模塊，在不同層次的模塊都可以進行仿真，可以很方便地查看某一層次的代碼以改正仿真時發(fā)現(xiàn)錯誤[4-5]。在本設計中UART主要由波特率發(fā)生器、接收模塊、發(fā)送模塊3部分組成，并具有1位停止位和無校驗位。波特率發(fā)生器實現(xiàn)波特率的變換，利用外部時鐘信號產(chǎn)生一個所需波特率16倍的波特率時鐘，用來控制UART的接收與發(fā)送。接收模塊是用于接收串行信號，并將其轉(zhuǎn)化為并行數(shù)據(jù)；而發(fā)送模塊則將準備輸出的并行數(shù)據(jù)按照UART的幀格式轉(zhuǎn)化為串行數(shù)據(jù)輸出。圖2為UART結(jié)構(gòu)圖。

圖2 UART結(jié)構(gòu)圖

2.1 波特率發(fā)生器

波特率表示的是每秒鐘傳送的二進制數(shù)據(jù)的位數(shù)，即單位時間內(nèi)傳送的信息量。在串行異步傳送中，常用到的波特率為1 200、2 400、4 800、9 600、19 200等。波特率發(fā)生器實際上是一個分頻器，主要是產(chǎn)生和RS-232通信所采用的波特率同步的時鐘。由于串行數(shù)據(jù)幀與接收數(shù)據(jù)時鐘是異步的，所以在UART的接收端在什么時刻將數(shù)據(jù)移入寄存器，怎樣選擇可靠的采樣點是非常關(guān)鍵的。一般采用高速時鐘對串行數(shù)據(jù)采樣是非常有效的方法。在實際設計中，一般最大選擇16倍于波特率的時鐘頻率。實現(xiàn)波特率時鐘的基本思路就是設計一個計數(shù)器，該計數(shù)器工作在速度很高的系統(tǒng)時鐘下，通過總線寫入不同的數(shù)值到波特率發(fā)生器保持寄存器中，然后用計數(shù)器的方式生成所需要的各種波特率就能得到所需的波特率時鐘，仿真如圖3所示。

圖3 波特率發(fā)生器模塊仿真圖

2.2 接收模塊

接收模塊是整個UART的設計的重點，其主要功能是檢測數(shù)據(jù)的起始位，并對接收的數(shù)據(jù)進行串并轉(zhuǎn)換，并將接收好的數(shù)據(jù)儲存等待微機處理。由于串行數(shù)據(jù)幀與接收數(shù)據(jù)時鐘是異步的，接收功能實現(xiàn)的關(guān)鍵是接收器與每個接收字符同步。要保證異步通信的雙方準確無誤地交換信息，必須有效控制采集通信線路上的電平信號的時機。由異步串行通信的特點可知，接收同步是通過低電平起始位實現(xiàn)的。而為了保證采樣的正確性，采樣在數(shù)據(jù)位的中間進行，并且接收單元采樣數(shù)據(jù)的頻率與發(fā)送單元發(fā)送數(shù)據(jù)的頻率相同，是波特率時鐘周期的16倍，這樣可以有效地降低由于時鐘不匹配而導致的誤采樣。接收模塊的設計主要由狀態(tài)機實現(xiàn)其核心功能，采用獨熱編碼方式，雖然獨熱編碼多用了兩個觸發(fā)器，但所用組合電路可節(jié)省一些，使電路的速度和可靠性有顯著提高[6]。控制接收器的起始/停止位檢測，接收數(shù)據(jù)的計數(shù)，移位寄存的功能。狀態(tài)機分為5個狀態(tài)，分別為：IDEL，CENTER，WAIT，SAMPLE，STOP。狀態(tài)轉(zhuǎn)換圖如圖4所示。

1）IDLE狀態(tài)系統(tǒng)被復位后，接收狀態(tài)機進入IDLE狀態(tài)，等待起始位到來，輸入數(shù)據(jù)在空閑時保持為1，當輸入由“1”跳變?yōu)椤?”時，狀態(tài)機跳轉(zhuǎn)到CENTER狀態(tài)。

2）CENTER狀態(tài)啟動起始位檢測電路，為排除噪聲干擾，狀態(tài)機等待8個脈沖，如果數(shù)據(jù)線上仍為低電平，則狀態(tài)機跳轉(zhuǎn)到WAIT狀態(tài)，并啟動采樣電路。如果是噪聲干擾，則轉(zhuǎn)入IDLE態(tài)。

圖4 接收器狀態(tài)轉(zhuǎn)換圖

3）WAIT狀態(tài)狀態(tài)機WAIT狀態(tài)，判斷數(shù)據(jù)接收是否完畢，若未完成采樣，則轉(zhuǎn)入SAMPLE狀態(tài)進行數(shù)據(jù)位的采樣檢測，同時啟動位計數(shù)器，用來控制數(shù)據(jù)接收的位數(shù)。無論停止位是幾位，狀態(tài)機只對停止位作一次采樣。接收完畢，轉(zhuǎn)入STOP狀態(tài)。

4）SAMPLE狀態(tài)在此狀態(tài)對串口輸入數(shù)據(jù)進行采樣，每次采樣均位于數(shù)據(jù)位的中心。并每接收完一位數(shù)據(jù)，狀態(tài)機轉(zhuǎn)入WAIT狀態(tài)。

5）STOP狀態(tài)接收停止位，完成一個數(shù)據(jù)幀的接收，并將rec_ready置為1，表明收據(jù)接收完畢，待微機讀取。其仿真結(jié)果如圖5所示。

圖5 接收模塊仿真圖

2.3 發(fā)送模塊

發(fā)送模塊的設計相對簡單，其功能是將要發(fā)送的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，并且在輸出的串行數(shù)據(jù)流中加入起始位和停止位。發(fā)送器首先將要發(fā)送的8位數(shù)據(jù)寄存，并在最低位后添加起始位‘0’，在最高位前添加停止位‘1’，組成10位要發(fā)送的數(shù)據(jù)，然后根據(jù)UART內(nèi)核模塊的計數(shù)值將相應的數(shù)據(jù)送入移位寄存器輸入端。UART內(nèi)核模塊輸出的計數(shù)值是從0依次計到9，即先將要發(fā)送數(shù)據(jù)的最低位送入移位寄存器。仿真結(jié)果如圖6所示。

2.4 UART各個模塊的整合

在各模塊功能實現(xiàn)的基礎上，把它們有機地整合在一起，使波特率發(fā)生器能夠按照UART通訊的要求正常工作，接收模塊和發(fā)送模塊能夠根據(jù)各自的復位信號使整合模塊具有發(fā)送或接收功能。仿真結(jié)果如圖7所示。

圖6 發(fā)送模塊仿真圖

圖7 UART仿真圖

3 結(jié)束語

本文介紹了基于Verilog HDL設計的UART模塊，采樣點選擇可靠，其可以準確判斷接收數(shù)據(jù)的起始，接收器與接收數(shù)據(jù)實現(xiàn)同步，串行數(shù)據(jù)能被準確接收，并通過在ModelSim下的仿真，可下載至可編程邏輯器件中實現(xiàn)UART功能。

[1]李育賢.微機接口技術(shù)及其應用[M].西安：西安電子科技大學出版社，2007.

[2]姜宇柏通信收發(fā)信機的Verilog實現(xiàn)與仿真[M].北京：機械工業(yè)出版社，2006.

[3]劉韜，樓興華.FPGA數(shù)字電子系統(tǒng)設計與開發(fā)實例導航[M].北京：人民郵電出版社，2005.

[4]Rabaey Jan M.Digital integrated circuits[M].北京：清華大學出版社，1999.

[5]夏雨聞.Verilog數(shù)字系統(tǒng)設計教程[M].北京：北京航空航天大學出版，2006.

[6]Hodges DA，Jackson.HG.數(shù)字集成電路分析與設計[M].北京：電子工業(yè)出版社，2005.