一種高精度帶隙基準電壓源設計

摘 要:提出一種采用0.35 μm CMOS工藝制作的帶隙基準電壓源電路，該電路具有高電源抑制比和低的溫度系數。整體電路使用TSMC 0.35 μm CMOS 工藝，采用HSpice進行仿真。仿真結果表明，在-25～+125 ℃溫度范圍內溫度系數為6.45 ppm/℃，電源抑制比達到-101 dB，電源電壓在2.5～4.5 V之間，輸出電壓Vref的擺動為0.1 mV，功耗為0.815 mW，是一種有效的基準電壓實現方法。

關鍵詞:帶隙基準電壓源;電源抑制比;溫度系數;HSpice

中圖分類號:TN432文獻標識碼:B

文章編號:1004-373X(2010)02-001-03

Design of High Precision Bandgap Voltage Reference

LIU Junru，NIU Pingjuan，GAO Tiecheng，WANG Yiwei

(College of Information and Communication Engineering，Tianjin Polytechnic University，Tianjin，300160，China)

Abstract:A bandgap voltage reference circuit using 0.35 μm complementary CMOS process is presented.The circuit has high Power Supply Rejection Ratio(PSRR) and low_temperature coefficient.Simulation using HSpice based on the TSMC 0.35 μm CMOS process.The results show the temperature coefficient is 6.45 ppm/℃ between the temperature range of -25~+125 ℃ and the PSSR is the -101 dB.The bandgap output voltage Vref swing is 0.1 mV when the supply voltage is 2.5~4.5 V and the power consumption is only 0.815 mW.Therefore，it is an effective way to implement a bandgap voltage reference.

Keywords:bandgap voltage reference;power supply rejection ratio;temperature coefficien;HSpice

隨著電路系統結構的進一步復雜化，對模擬電路基本模塊，如A/D，D/A轉換器、濾波器以及鎖相環等電路提出了更高的精度和速度要求，這樣也就意味著系統對其中的基準電壓源模塊提出了更高的要求。另外，基準電壓源是電壓穩壓器中的一個關鍵電路單元，它也是DC/DC轉換器中不可缺少的組成部分。在各種要求具有較高精確度的電壓表、歐姆表、電流表等儀器中都需要電壓基準源。因此，這里設計了一種具有高電源抑制比和低溫度系數的高性能帶隙基準電壓源[1]。

1 帶隙基準電壓源原理

雙極晶體管的基極_發射極電壓Vbe具有負溫度系數。如果兩個雙極晶體管工作在不相等的電流密度下，那么它們的基極_發射極電壓差值ΔVbe就與絕對溫度成正比。通過ΔVbe的正溫度系數與Vbe的負溫度系數的相互抵消，即可以實現低溫漂、高精度的基準電壓[2]。

Vout=Vbe+MVT(1)

室溫下，Vbe的溫度系數約為-21.5×10-3 V/℃;熱電壓VT(VT =kT/q，k為波耳茲曼常數)的溫度系數為0.087×10-3 V/℃。選擇適當放大倍數M，使兩個電壓的溫度漂移相互抵消，從而可以得到在某一溫度下為零溫度系數的電壓基準。

圖1所示是一種簡單的帶隙基準電壓源結構。A1為運算放大器;A為Q1的一個晶體管單元;晶體管Q2是由n個并列的單元組成;R1 = R2;由于放大器的作用，使電路處于深度負反饋;X，Y處的電壓近似相等[3，4]。

圖1 帶隙基準電壓原理圖

因此可以得到:

Vout=Vbe2+VTLnnR3(R3+R2)

=Vbe2+(VTLnn)(1+R2/R3)(2)

選擇合適的R2，R3，n，在理論上可以得到零溫度系數的基準電壓。

2 高性能帶隙基準電壓源

設計的整體電路電路結構如圖2所示，主要由運算放大器電路、核心電路、啟動電路三部分組成。

2.1 帶隙電壓源的核心電路

圖2中的核心電路部分由PTAT電流產生部分和Vref輸出部分組成;共源共柵電流鏡由M30～M39組成，它有效地避免了溝道調制效應帶來的影響，從而能達到高的電源擬制比。由于運放會產生失調電壓Vos，設計中采用了兩個PN結串聯的形式，以減小Vos對電路的影響。產生的PTAT電流為:

IPTAT=ΔVbe/R1=(Vbe1+Vbe3-Vbe2-Vbe4-Vos)/R1

=(2Vbe1-2Vbe4-Vos)/R1=(2VTLnn-Vos)/R1(3)

式中:n為Q1~Q4的發射極面積之比。這樣，失調電壓的影響通過增大分母中第一項的值而減小。所以:

Vref=Vbe5+R2R1(2VTLnn-Vos)(4)

這樣，選擇合適的R1，R2，n就可以得到零溫度系數的基準電壓。

圖2 整體電路圖

2.2 運算放大器電路

設計采用了單級折疊式共源共柵運算放大器作為驅動，在各種OTA結構中，折疊式共源共柵結構的運算放大器對提高增益，增加PSRR 值是非常有效的[5，6]。M1，M2，M11組成經典的差分放大電路作為電路的輸入級，用以抑制電路中的溫度漂移、噪聲或不穩定對整個電路的影響。M3～M6組成電流級，可實現電流到電流的轉換。M7～M10組成共源共柵電流鏡負載結構，可完成電流到電壓的轉換。這種共源共柵結構對提高電源擬制比是很有利的。M12～M19為電路各部分提供偏置。任何運放中都有失調電壓Vos的存在，而Vos嚴重影響Vref的精確性，引入了較大的誤差。設計中，采用大的放大倍數和細致的版圖設計來減小失調電壓帶來的影響。由于PMOS晶體管的跨導為NMOS 管的1/3～1/2，從而限制了運算放大電路的次極點頻率。因此該電路結構大多選用PMOS晶體管。為了獲得大的放大倍數，確保電路能進入深度負反饋，差分運算放大器的輸入管選用NMOS晶體管。為了減小電路的功耗損失，運算放大器選擇較小的拖尾電流[7]。

2.3 啟動電路

在與電源無關的偏置電路中，有一個很重要的問題是“簡并”偏置點的存在。即當電源上電時，所有的晶體管均傳輸零電流，環路允許這樣的狀態存在。因此，必須加入啟動電路，該電路在電源上電時能驅使電路擺脫“簡并”偏置點[8]，

電路結構如圖2所示。啟動電路由M20，M21，M22，M23組成。當電路開始工作時，Vref為低電平，M21導通，M20截止。此時，M20管的漏極為高電平。所以M23導通，M4的柵極電壓通過M23放電，M4有電流流過，電路導通。之后，輸出基準電壓Vref變為高電平，M20導通，M20的漏極變為低電位，M23截止，整個啟動過程結束[9]。

3 版圖設計

版圖設計時需要特別注意器件的匹配性及布局布線的合理性。要盡量保證配對器件的尺寸、形狀，在版圖中的排列方向，以及周圍溫度梯度的一致性，以減小最終電路的失調電壓、串擾、噪聲等效應。關鍵器件PNP雙極晶體管，在實際電路中，面積比設為SQ1∶SQ2∶SQ3∶SQ4∶SQ5= 1∶1∶8∶8∶1，以確保電路具有好的性能。在大尺寸、大電流的器件周圍添加保護環，提高抗閉環能力，同時還采取了有效措施，防止“天線效應”的發生。運放差分輸入管M1，M2采用交叉對稱結構。這樣的結構能夠減小制造過程中因為各種工藝誤差帶來的偏差[10，11]。

4 電路仿真結果

采用TSMC 0.35 μm CMOS工藝的模型，使用HSpice仿真器進行仿真。在典型工藝模型下，電路的工作電壓為3.3 V，在-25～+125 ℃范圍進行溫度掃描，如圖3所示。從仿真結果可以看出，基準電壓的變化為0.12 mV，具有很低的溫度系數。溫度系數為6.45 ppm/℃。

圖3 溫度掃描結果

圖4給出在環境溫度為25 ℃下，電源電壓Vdd在2.5～4.5 V范圍內變化時測量的輸出電壓Vref變化。從仿真結果可以得到Vref的擺動為0.1 mV，變化率僅為0.005%。因此基準電壓源具有良好的電源電壓穩定性;電路也具有很小的靜態電流，靜態功耗僅為0.815 mW。

在典型工藝模型下，對電路環境溫度為25 ℃，電源電壓為3.3 V時的電路進行了10 Hz～10 MHz交流掃描。從圖5可以看出，整個電路在低頻工作條件下有很高的電源擬制比。在100 Hz內PSRR小于-100 dB。這個結果證實了共源共柵結構具有很好的“屏蔽”特性，可以大幅度提高電壓擬制比。

圖4 電壓掃描結果

5 結 語

基于帶隙基準電壓源的基本原理，提出一個高性能帶隙基準電壓源。設計中用共源共柵折疊運算放大器作為驅動。這種結構可使電路具有更好的電源擬制比和溫度特性。HSpice仿真結果表明，在 -25～+125 ℃溫度范圍內溫度系數為6.45 ppm/℃，電源抑制比達到-101 dB。該帶隙基準電壓源模塊已應用于DC/DC轉換器的電路設計中，為系統提供參考電壓，體現了良好的性能。

圖5 電源抑制比曲線

參考文獻

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[11]Jin Le，Xing Hanqing.A Self_calibrated Bandgap Voltage Re_ference With 0.5 ppm/℃ Temperature Coefficient [J].IEEE Circuits and Systems，2006:2 854_2 856.

作者簡介 劉軍儒 男，1985年出生，碩士研究生。研究方向為CMOS模擬集成電路設計。

牛萍娟 女，1973年出生，教授。研究方向為半導體發光器件及集成電路設計。

高鐵成 男，1980年出生，博士。研究方向為模擬集成電路設計。