一種LDO線性穩壓電路設計

摘 要:采用CSMC 0.5 μm 40 V工藝和Spectrum仿真平臺，設計一款應用于電壓保護芯片的LDO(Low Dropout)低壓差線性穩壓電路。該電路選擇PMOS結構的調整管，不需要增加額外的電荷泵電路來驅動;采用帶隙基準電壓源結構，在1 kHz頻率下，電源電壓抑制比(PSRR)為-67.32 dB，在1 MHz頻率下為-33.71 dB;在誤差放大器設計中引入頻率補償，改善了穩壓器的線性調整率性能。仿真結果表明，常溫下當輸入電壓從1.6 V變化到6.6 V時，輸出電壓穩定在1.258 V左右，溫度系數為31.38 ppm，在100 kΩ負載下顯示出良好的穩壓性能。

關鍵詞:低壓差;線性穩壓電路;高電源抑制比;電荷泵電路

中圖分類號:TP274文獻標識碼:A

文章編號:1004-373X(2010)06-016-03

Design of LDO Linear Voltage Stabilizer

CHENG Jun1，WU Xiaolin2，ZHOU Min2，YANG Weiming2

(1.Wuhan Institute of Technology，Wuhan，430074，China;

2.The School of Physics Electronic Technology，Hubei University，Wuhan，430062，China)

Abstract:Low dropout linear voltage stabilizer for voltage protection is presented.The circuit is designed in CSMC 0.5 μm 40 V technology and simulated by spectrum tool.Since PMOS adjustment transistor is selected，the additional charge pump driving circuit is not needed.The band-gap voltage reference structure is employed.The PSRR is -67.32 dB at 1 kHz and -33.71 dB at 1 MHz.The frequency compensation network is used in the error amplifier design to improve the performance of linear adjustment ratio.The simulation results that the reference voltage is about 1.258 V while the input voltage varies from 1.6 V to 6.6 V at the room temperature，the temperature coefficient is 31.38 ppm.The circuit shows good voltage stabilizer ability under 100 kΩ load.

Keywords:low dropout;linear voltage stabilizer;high PSRR;charge pump circuit

半導體工藝技術的提高及便攜式電子產品的普及促使電源管理IC有了長足的發展。低壓線性穩壓器(Low Dropout，LDO)作為較早應用于電子設備中的一種電源管理電路，以其電路結構簡單、占用芯片面積小、高紋波抑制比、低噪聲等優點，牢固地占據著電源管理IC市場的一席之地。應用于電池供電的產品中，低漏失電壓特性保證了電池使用效率高，而且效率將隨著電池電壓的下降而上升，低靜態電流特性保證了電池使用時間長。本文設計的LDO線性穩壓器，典型情況下100 mA負載時漏失電壓為150 mV，靜態電流為800 μA，空載時漏失電壓僅為35 mV，靜態電流為30 μA。

1 LDO電路組成原理

圖1是LDO線性穩壓器的結構框圖，由以下幾個部分組成:帶隙基準電壓源、誤差放大器、反饋電阻網絡、調整管、電流偏置電路、啟動電路等。其中帶隙基準電壓源提供低參考電壓，要求精度高，溫度漂移小。誤差放大器將輸出反饋電壓與參考電壓進行比較，并放大其差值用來控制調整管的工作狀態，從而得到穩定的輸出。

圖1 LDO結構框圖

MOS型線性穩壓器的調整管是電壓驅動的，能大大降低器件消耗的靜態電流，而且其較小的導通阻抗使得漏失電壓也比較低，從而提高了電源的轉換效率。其中，NMOS結構的調整管雖然具有低導通阻抗，但其柵極需要增加額外的電荷泵電路來驅動，因此，該設計中采用PMOS結構的調整管。PMOS調整管的尺寸是由芯片要求的最大輸出電流和最小漏失電壓決定的。作為輸入端向負載提供輸出電流的通道，調整管的寬長比越大，驅動負載的能力就越強。LDO線性穩壓器的漏失電壓正比于PMOS管的導通電阻，因此調整管較大的寬長比也會降低漏失電壓從而提高電源的轉換效率。但是尺寸太大也會增大誤差放大器的負載，并使版圖面積增大。所以要折衷考慮調整管的尺寸，這里電路專門設計用于簡單的電壓保護芯片之中，所以其不需要提供很大的驅動電流，調整管的寬長比不需要很大，本文采用寬51.5 μm，長8.5 μm，倍數為4的PNP高壓管。

誤差放大器要求增益高、失調小、功耗低，最重要的是不能引起震蕩。反饋電阻網絡將輸出電壓的分壓反饋到誤差放大器，要求電阻比的精度高、溫度漂移小、阻值大、功耗低。電流偏置電路為LDO提供低溫漂，高精度的偏置電流。基本工作原理為:系統上電后，電路逐漸啟動。當輸入電壓達到2.5 V時，輸出電壓上升為2.4 V。由于帶隙基準模塊由輸出電壓供電，此后基準正常工作，輸出穩定參考電壓VREF，其值為1.258 V。偏置電路亦正常工作。當輸出達到規定值時，由反饋網絡得到的輸出反饋電壓也接近于基準電壓值，此時誤差放大器將輸出反饋電壓和基準電壓之間的誤差小信號進行放大，再經過調整管放大到輸出，從而形成負反饋，保證了輸出電壓穩定在規定值上;同理如果輸入電壓變化或輸出電流變化，這個閉環回路將使輸出電壓保持不變[5]，即:VOUT=VREF×[(R1+R2)/R2]。

2 誤差放大器設計

線性調整率和負載調整率是穩壓器重要的質量參數，他們分別表示輸入電壓變化，輸出負載變化的情況下，穩壓器維持輸出在規定值上的能力。根據LDO線性穩壓器的基本原理，他們與誤差放大器的直流開環增益成反比。因此誤差放大器的跨導越大，穩壓器的線性調整率和負載調整率性能越好。另外從圖1中可知誤差放大器的輸出電流直接驅動PNP管，所以誤差放大器必須能夠提供足夠大的輸出驅動電流，并且輸出驅動電流和該誤差放大器的偏置電流源必須能跟隨負載的變化，而誤差放大器本身必須在負載變化時，仍處于放大狀態，保持強烈的負反饋從而實現穩定的輸出。

根據以上分析，這里給出如圖2所示的設計電路。當穩壓器輸出負載電流增大，則反饋電阻網絡上的分流減少，分壓降低，使得誤差放大器同相輸入端電壓下降，輸出電壓值減小。而PNP調整管柵極電壓越低，就能提供更大的驅動電流。

圖3給出本LDO的線性調整率曲線，仿真條件為輸出接100 kΩ電阻，輸入電壓在1 μs時間內從6 V變化到6.5 V，穩定1 ms后，再在1 ns時間內從6.5 V變化到6 V。由圖3可以看出，LDO具有較好的穩定能力。

圖2 誤差放大器電路

圖3 線性調整率曲線

誤差放大器負反饋網絡設計的難點在于頻率補償。在負反饋方式中，反饋信號經過誤差放大器反相放大，已有-180°相移，如果經過整個環路后另外附加的相位移動達到-180°，就會使信號總相位移動達到-360°，使負反饋信號與源信號相位相同，負反饋就成為正反饋，回路不穩定工作，出現振蕩或者其他異常。本文給出的兩級誤差放大器，在第一級和第二級輸出之間，引入調零補償[8]。如圖4所示，模擬結果表明，在6 V輸入電壓下，單位增益帶寬達到99.7 kHz，此時相位裕度為62.7°。

圖4 LDO的環路增益

3 基準電路設計

3.1 REF模塊的電路設計

圖5所示的是該芯片所采用的包含啟動電路的帶隙電壓源結構[9]。圖5中包含兩個以PNP晶體三極管為驅動管的運算放大器，其中左邊的電流鏡負載的單端輸出運放只是起放大作用的，電路的關鍵部分在右邊的電阻負載全差分放大器。兩個運算放大器的作用是使電路處于深度負反饋，促使流經運算放大器兩個輸出端的電壓相等，同時由于三極管Q1和Q2的基極電流比流過Q3的電流小很多，則Q1和Q2的基極電流可看作相等，他們的射基極電壓差就落在在電阻R1上。經過反饋之后，這個電路的基準電壓Vref就為電阻R1，R2，Q3三者電壓之和。可以看出，Vref為帶隙基準電壓。在帶隙基準電路中，應該嚴格保證三極管Q1和Q2的對稱性。假設流經Q1和Q2的基極電流為I1，I2，流經電阻R1的電流為I3，根據上述分析得出:

VREF=VEB3+(R1+R2)I3

=VEB3+kTqR1+R2R1ln 8

上式由正溫度系數和負溫度系數的電壓組成。為了盡可能地減小失調電壓和使得輸出電壓在1.25 V左右具有好的溫度漂移系數，選擇R2與R1的比值為8。T=25 ℃時，VREF= 1.258 V。

圖5 REF模塊的電路結構圖

電壓基準源的核心電路必須具備較好的電源抑制比特性。在該電路圖中，當電壓增高時，流經電阻R1和R2的電流I3增大，差分放大器兩輸入端的電壓差(即為R1上電壓降)增加，但是經過第二級運放和共源放大器網絡的深度負反饋作用，又使得I3降低，從而使電流穩定。輸出電壓VREF幾乎與電源電壓無關，故能獲得較高的電源抑制比。

為了保證帶隙基準電路能盡快進入正常狀態，該電路還加上了啟動電路，工作原理為:當VDD開始上電的時候，由于電阻兩端沒有電流通過，兩個共柵結構PMOS器件的柵極保持為低電壓。隨著電源電壓不斷上升，直到高于0.9 V左右的PMOS閾值電壓后，共柵器件就打開，將電路幾個關鍵NMOS結點電壓拉為高電平，REF開始工作。當電路正常工作后，則由于該電阻的大阻值特性，使得其兩端電壓變得很高，將啟動電路的共柵PMOS柵極變為高電平，啟動部分關斷，不影響電路其他部分的工作[10]。

3.2 REF模塊仿真結果

圖6和圖7分別給出電路基準電壓與輸入電壓及溫度的關系曲線。

圖6 輸出基準電壓與輸入電壓的關系曲線圖

圖7 基準電壓與溫度的關系曲線

仿真溫度范圍為-40°~140°。常溫下VREF為1.258 V，溫度系數為31.38 ppm。標準電流值為I=415.7 nA。如圖8所示，在低頻時，該基準電壓源的電源電壓抑制比(PSRR)達到-76.83 dB，在1 kHz頻率下為-67.32 dB，在1 MHz頻率下為-33.71 dB。

圖8 基準電壓抑制比曲線

4 結 語

基于CSMC 0.5 μm 40 V工藝，采用全定制設計方法，設計出的LDO與其他LDO不同的地方在于其可在高壓范圍內工作，為下游電路提供穩定的較低電壓。同時，由于下游電路反過來要為LDO提供穩定的基準比較電壓，所以整個電路需要非常穩定的啟動電路來支持。經過反復測試整體電路上電及啟動過程，本壓差放大器完全滿足預期的工作指標。

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