基于0.5 μm BCD工藝的欠壓鎖存電路設計

2010-05-13 09:17:24王偉,李富華,謝衛國

現代電子技術 2009年20期

王偉,李富華,謝衛國

摘要:針對DC-DC電源管理系統中所必須的欠壓鎖存(UVLO)功能,提出一種改進的欠壓鎖存電路。所設計的電路在不使用額外的帶隙基準電壓源作為比較基準的情況下,實現了閾值點電位、比較器的滯回區間等參量的穩定。整個電路采用CSMC 0.5 μm BCD工藝設計,使用HSpice軟件仿真,結果表明所設計的UVLO電路具有結構簡單、反應靈敏、溫度漂移小、功耗低等特點。

關鍵詞:欠壓鎖存;電源管理;帶隙基準;滯回區間;BCD工藝

中圖分類號:TN710文獻標識碼:B

文章編號:1004-373X(2009)20-007-04

Design of Under Voltage Lock Out Circuit Based on 0.5 μm BCD Process

WANG Wei,LI Fuhua,XIE Weiguo

(School of Electronics and Information,Soochow University,Suzhou,215021,China)

Abstract:According to the necessary function of Under Voltage Lock Out (UVLO) in DC-DC power management systems,an improved UVLO circuit is proposed.The circuit realizes stability of parameters such as threshold point voltage,hysteretic range of the comparator etc,without utilizing an extra bandgap reference voltage source as compare reference.The UVLO circuit is implemented in 0.5 μm BCD process of CSMC.The results of HSpice simulation tool show that the UVLO has simple circuit,sensitive response,low temperature draft and low power consumption.

Keywords:under voltage lock out;power management;bandgap reference;hysteretic range;BCD process

隨著集成電路技術的發展,對電源管理芯片的開關頻率、傳輸延遲、穩定性、功耗等各種要求越來越高,以保證電源電壓在波動的情況下能夠可靠的工作。

一般的電源芯片上電啟動時,電源會通過輸入端的等效電阻和電容對其充電,使得電源芯片的電壓逐步上升,直到電壓上升到芯片的開啟電壓時電路正常工作。然而若系統的負載電流較大,有可能把電路的電壓拉低到開啟電壓以下,出現一開啟就關斷的情況。為了保證電路正常進入啟動狀態并且穩定工作,同時也為了電路工作時電源電壓的波動不會對整個電路和系統造成損害,一般使用所謂的欠壓鎖存(Under Voltage Lock Out,UVLO)電路對電源電壓實時監控和鎖存。

傳統電源管理類集成電路的欠壓鎖存電路的設計思路都是由比較器、帶隙基準參考電壓和一些邏輯部件構成的[1-3],其存在響應速度跟不上,功耗大,電路面積太大等問題。針對這些問題,設計一種新的欠壓鎖存電路,在不使用額外的基準電壓源和比較器以及復雜的數字邏輯的情況下,能夠達到UVLO的各項指標。它最主要的特點就是具有簡單的電路結構、高的反應速度、低的溫度敏感性和精準的門限電壓,同時版圖面積節省、功耗較低。

1 應用框圖與傳統電路結構

圖1是DC-DC電源管理系統結構圖。引腳Vstr直接與220 V交流整流器相連,最大耐壓650 V。只要芯片一上電,UVLO電路就實時地對電源電壓進行監控。芯片剛上電時,電流通過引腳Vstr給引腳VCC外接電容充電,當充電到芯片預置的開啟電壓Von時,UVLO電路輸出電平發生翻轉,芯片內部電路開始工作,Vstr對地短路,芯片電源由輔助變壓器對VCC外接電容充電供給。正如上所述,UVLO電路同時設置了一個關閉電壓Voff(Voff

由此可見,UVLO電路實質上是一個遲滯電壓比較器,它必須具備反應速度靈敏,門限電壓穩定,滯回區間合理,溫度漂移較低等特點。

但是許多電源管理類集成電路的欠壓鎖存電路的設計思路都是由比較器、帶隙基準參考電壓和一些邏輯部件構成的[1-3],如圖2所示。不是響應速度跟不上,就是功耗太大,更重要的是這種電路使用帶隙基準參考電壓源和分壓電路,太過于復雜,使得電路面積太大而不利于降低成本。

圖1 DC-DC電源管理系統結構圖

圖2 傳統的UVLO電路結構圖

在此提出一種基于0.5 μm BCD工藝的UVLO電路,在不使用額外基準電壓源和比較器以及復雜數字邏輯的情況下,能夠達到UVLO的各項指標,其最主要的特點就是具有簡單的電路結構、高反應速度、低溫度敏感性和精準的門限電壓,同時版圖面積節省、功耗較低。

2 電路工作原理

如圖3為所設計的UVLO電路圖。

圖3 應用帶隙基準比較器的UVLO電路圖

晶體管Q1和Q2,電阻R1,R2利用了帶隙基準原理組成的比較器,有些文獻也把這種比較器稱為帶隙基準比較器[4]。文獻[4]給出了類似的電路拓撲結構,但是對于電路具體工作原理沒有做出詳細的解釋。MOS管M2,M3為其提供有源負載, M1,M2,M3,M4,M5,M6組成鏡像管, R3,R4,R5,R6和M9組成電阻分壓網絡,其中M9管的作用下面會詳細介紹,R7,M7;R8,M8組成兩級反相器,Vaa是由VCC通過穩壓二極管產生。

取晶體管Q1的發射區面積是Q2的6倍,那么兩個晶體管的跨導關系是[5-7]:

gm1=6gm2

由于電阻R1,R2的射極反饋作用,所以晶體管Q1,Q2的等效跨導分別是:

Gm1=gm1/[1+gm1(R1+R2)]

Gm2=gm21+gm2R2

Gm1=gm21/6+gm2(R1+R2)=

gm21+gm2R2+gm2R1+1/6-1

一般情況下gm2R11,所以Gm1

(1) 當VCC比正常供電低的情況下,由于Q1的等效跨導較Q2的跨導小,流過Q2的電流IC2比流過Q1的電流IC1小。如果M1,M2,M3,M4,M5,M6都處在飽和區,那么通過電流鏡M1,M2,M5,M6鏡像到M6管的漏電流ID6比通過電流鏡M3,M4鏡像到M4的漏電流ID4(ID4和ID6均指的是大小而不包含方向)大,這在同一條直流通路下是不可能的,這就驅使M6進入線形區,以保持和M4的漏電流相等。這樣帶隙基準比較器的輸出X點為低電位,經反向后UVLO輸出高電位從而關閉基準電源和鎖存整個芯片。應當注意的是此時M9管處于導通狀態。

(2) 當VCC繼續上升到接近Von時,流過Q1和Q2集電極電流近似相等,即IC1霫C2,那么這時所有鏡像對管都處于飽和區且電流相等。由于PMOS導通電阻比NMOS導通電阻大2~3倍,選擇Vaa=5 V,則X點電位大于M7的閾值電壓,M7管導通且首先工作在飽和區,選擇M7,M8管的寬長比相等, R7=R8,此時:

VUVLO=VGS9=Vaa-ID7,D8R7,8

只要適當選擇M7,M8管的寬長比和電阻R7,R8的大小,就能使得UVLO仍然輸出高電平,從而達到關斷基準電源和鎖存整個芯片的目的。

(3) 當VCC上升到大于Von時,由于Q2比Q1的跨導大,所以,IC2迅速超過IC1。假設帶隙基準比較器中各個鏡像對管都處于飽和區,則同第二節(1)中的分析。同一直流通路上的電流ID6較ID4小,這是不可能的,所以這會驅使M4管進入線形區。這樣,帶隙基準比較器輸出X點電位上升到高電平,經反相器反向后使得M9管關閉, A點電位進一步被拉升,從而確保UVLO輸出為低電平,使得芯片正常工作。正是由于鏡像對管對流過它們電流差異具有高度敏感性,所以這種UVLO電路反應速度很快。

當VCC由高壓慢慢變低時,同樣也有三種情況:

①當VCC

② 當VCC下降到接近Voff時,類似于前面提到的(2),這時IC1霫C2,帶隙基準比較器中的各個鏡像管都工作在飽和區,X點的電位同樣可以驅動M7管導通,且使其首先進入在線性區(注意同前面提到的(2)的區別),M9管關閉,UVLO輸出仍為低電壓。

③ 當VCC下降到Voff時,IC1>IC2,M6進入線性區,X點電位被拉低,經過反向器作用,M9管導通,此時進一步達到低壓鎖存的效果。應當注意的是此時的Von≠Voff。

從上面的分析可知,當晶體管Q1和Q2的集電極電流相等時,帶隙基準比較器各個鏡像對管都工作在飽和區,此時A的電壓大小非常關鍵。設此時A點電壓為VREF,Q1,Q2集電極電流為:

IC1=IC2=(VBE2-VBE1)/R1

對于雙極晶體管的基極發射極電壓,有以下關系:

VBE=VTln(IC/IS)

而IS∝SE,其中,是晶體管發射極面積。由于Q1的發射極面積是Q2的6倍,所以,式中:

IC1= IC2=(VTln 6)/R1

VREF=VBE2+2IC2R2=VBE2+2(R2/R1)VT ln 6

由于VBE具有負的溫度系數,而VT具有正的溫度系數,只要適當選擇電阻R1、R2的比值,就可以實現幾乎零溫度系數的帶隙電壓[8]。現在再分別計算Von和Voff。

由上面分析可知,當電源電壓VCC升高到尚未達到UVLO的開啟電壓Von時,UVLO輸出高電平,且M9處于導通狀態(忽略其導通電阻),此時A點電壓為:

VA=R4+(R5∥R6)R3+R4+(R5∥R6)×VCC

只有VA>VREF時,UVLO的電平才會翻轉,這樣就得到了開啟電壓的門限值Von,

R4+(R5∥R6)R3+R4+(R5∥R6)×Von=VREF

Von=R3+R4+(R5∥R6)R4+(R5∥R6)×VREF

一旦VCC>Von,M9管關閉,這時A點電壓:

VA=R4+R5R3+R4+R5×Von

大于VREF,使得UVLO更穩定地輸出低電平。

同理,可以得出UVLO的關閉電壓值Voff:

Voff=R3+R4+R5R4+R5×VREF

那么UVLO的滯回區間為:

Von-Voff=

R3+R4+(R5∥R6)R4+(R5∥R6)-R3+R4+R5R4+R5×VREF

3 電路仿真與分析

使用HSpice電路仿真軟件在 CSMC 0.5 μm BCD工藝庫下對UVLO電路進行仿真。由上面分析可知,UVLO電平翻轉與晶體管Q1,Q2集電極電流變化速度快慢密切相關,所以對帶隙基準晶體管上集電極電流變化做了如圖4的仿真。從圖4中可以明顯看出,在2 ms以前,IC1>IC2,UVLO輸出高電平。在2 ms時,兩個晶體管的電流都急劇變大,但是由于Q2管的跨導比Q1管小,所以很快,IC1

圖4 UVLO隨及晶體管集電極電流隨電源電壓變化關系圖

因為DC-DC芯片應用的溫度范圍比較大,而且工藝中的電阻、晶體管等受溫度影響也比較大,所以在實際設計中,應當充分考慮到這點。在此對UVLO在不同溫度下進行仿真,盡可能把滯回區間的誤差縮小到很小的范圍內,以滿足DC-DC芯片在寬溫度范圍內工作。表1和圖5是對本文所設計的UVLO電路在-40 ℃,25 ℃,80 ℃和140 ℃下的仿真結果。從中可以看出,在25 ℃時,Von=9 V,Voff=7 V,滯回區間是2 V。在其他溫度下的偏差最大也不超過0.2 V,可見其最突出的優勢是可以在寬溫度范圍內工作而不失精度。

表1 典型溫度下Von和Voff的測量值-40 ℃25 ℃80 ℃ 140 ℃

Von/V8.8399.129.16

Voff/V6.8777.037.08

除此之外,當芯片發生欠壓鎖存時,芯片的功耗也是非常小的。這主要是因為當芯片發生欠壓鎖存時,芯片的其他部分都不工作,也就不消耗功率,UVLO電路的主要功耗是流過帶隙晶體管和R3,R4,R5,R6電阻的電流所產生,只要適當地調節這些電阻阻值就可以把功耗降低到最低,但是考慮到版圖的面積,實際仿真中的功耗可減小到150 μW以下。

4 版圖設計

使用CSMC 0.5 μm BCD工藝技術,對UVLO電路設計版圖[9,10]。由于利用帶隙基準原理,在要求精度較高的情況下,設計時應注意UVLO模塊與其他模塊隔離。與傳統的UVLO電路相比,最顯著的提升就是版圖面積大大縮小,只要工藝中包含高阻值的電阻類型,這種優勢就更為突出。

圖5 典型溫度下UVLO輸出特性曲線圖

5 結語

在此針對DC-DC電源管理系統所必須的欠壓所存功能,詳細介紹一種新的改進UVLO電路,相對于傳統的UVLO電路,它最突出的優點是不使用額外的帶隙基準源和復雜的數字邏輯,因此節省了芯片面積。 HSpice仿真結果表明,它在-40~+140 ℃范圍內最大失真不超

過2%,因此可以在寬溫度范圍內工作。基本適用于各種類型的電源管理類芯片,對工藝要求也不高。

參考文獻

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