一種自動變模控制的寬頻帶全數字鎖相環

朱立軍,單長虹,李 勇

摘 要:針對傳統的全數字鎖相環只能鎖定已知信號和鎖頻范圍較小的問題,提出了一種自動變模控制的寬頻帶全數字鎖相環。對比分析了各類全數字鎖相環鎖頻、鎖相的工作機理,提出了一種新的系統模型,重點研究了快速鎖定和頻帶拓寬的原理及實現方法。應用EDA技術完成系統設計,并進行計算機仿真。仿真結果證實了該設計具有快的鎖定速度、寬的鎖頻范圍、并能快速跟蹤頻率突變的輸入信號。該鎖相環通用性強,易于集成,可作為IP核用于SoC的設計。

關鍵詞:全數字鎖相環;鑒頻器;自動變模;寬頻帶

中圖分類號:TN402文獻標識碼:A

文章編號:1004-373X(2009)20-011-03

Automatic Modulus Controlled All Digital Phase Locked Loop with Large Lock-in Range

ZHU Lijun,SHAN Changhong,LI Yong

(College of Electronic Engineering,Nanhuan University,Hengyang,421001,China)

Abstract:An automatic modulus controlled all digital phase locked loop with large lock-in range is proposed for solving problems that the traditional ADPLL only can lock a known signal and lock-in range is narrow.By comparing and analysing all sorts of frequency and phase locking mechinaisims respectively shown in different conventional all digital phase-locked loop systems,a novel system model is proposed.The principle and method of implementation about fast locked and widen bandwith are introduced emphasely.The whole system is designed by using EDA technology,and simulated by using computer.It makes sure from the simulation results that the design method has fast phase-locked speed and wide frequency-locked range,and the phase locked loop can track the input signal quckly when a jump of the input signal frequency occurs.The PLL is characteristic of excellent adpation,it is prone to system integration and thus can be packed as an IP core for SoC application.

Keywords:all digital phase locked loop;frequency detector;automatic modulus control;large lock-in rang

目前數字鎖相環在數字通信、雷達、無線電電子學、儀表儀器、高速計算機及導航系統中得到了廣泛的應用[1,2]。與傳統的模擬鎖相環相比,全數字鎖相環克服了模擬鎖相環易受電壓變化的影響和溫度漂移的缺點,因而具有工作穩定、可靠性高、方便實現等優點[3]。隨著大規模可編程邏輯器件的發展,不僅為全數字鎖相環的設計帶來的前所未有的方便,而且可以把整個系統作為一個功能模塊,嵌入SoC(System on Chip)中,構成片內鎖相環[4],提高環路的工作性能,這將具有非常重大的意義。

全數字鎖相環的結構形式多種多樣,但都是以實現鎖相速度更快,鎖相范圍更大,相位抖動更小作為設計的目標[5,6]。目前的全數字鎖相環大多是在已知輸入信號頻率的前提下,考慮系統的時鐘頻率,然后確定除N計數器的N值[7]。這類全數字鎖相環的中心頻率是不可以改變的,因此,鎖頻范圍有限。當輸入信號的頻率發生較大變化時,該鎖相環將不能達到鎖定狀態。文獻[5]設計了一種高精度自動變模控制的快速全數字鎖相環,該方法既可以大大提高鎖定速度,又能夠大幅度降低噪聲對環路的干擾,但是該數字鎖相環的頻帶寬度較窄,在應用上受到了限制。有文獻對數字鎖相環的頻帶如何拓寬進行研究,其主要的思想是改變環路的中心頻率。文獻[8]采用可控模/數分頻器的簡單方法實現捕獲時間小而捕獲帶寬寬的全數字鎖相環,解決了“捕獲時間”和“捕獲帶寬”兩者相互矛盾的問題。但是該方法實現的全數字鎖相環在輸入信號頻率發生的突變時,將無法鎖定。

在此提出了一種具有自動變模控制的寬頻帶的全數字鎖相環。在傳統的自動變模控制的全數字鎖相環的基礎上,增加了獨特的鑒頻鎖存模塊,能夠隨時跟蹤輸入信號頻率的變化,在先鎖定輸入信號頻率的基礎上快速實現相位的鎖定。整個系統采用VHDL語言設計實現,使用Quartus Ⅱ軟件對系統進行仿真驗證,給出了計算機的仿真結果。

1 改進后的自動變模控制的全數字鎖相環的結構和工作原理

如圖1所示為改進后的自動變模控制的全數字鎖相環的系統方框圖。圖中的鑒相器采用邊沿觸發鑒相器,相對于異或門鑒相器具有更大的鑒相范圍,邊沿觸發型鑒相器的線性鑒相范圍為±π。該設計中的數字環路濾波器為可變模的K可逆計數器,鑒相器的輸出ue作為K可逆計數器的計數方向控制信號,K計數器的計數值增加到K時,就輸出“加”指令;反之,K計數器的計數值減到0時,就輸出“減”指令。在系統工作過程中,自動變模控制器通過檢測電路對輸入信號ui和輸出信號uo的相位差進行計數,然后經過比較電路和模數控制電路選擇合適的模值mo,不斷地更新K計數器的K值。脈沖加減電路作為數控振蕩器的一部分,是整個系統中最重要的模塊。脈沖加減電路的功能是在接收到“加”、“扣”指令時,能夠準確地在本地高速時鐘clk中插入和扣除一個脈沖,把調整后的脈沖序列作為除N計數器的時鐘源,對輸出信號uo的相位進行調整。該設計的最大特點就是除N計數器模塊的N值可以根據輸入信號的變化不斷更新,使輸出信號uo快速跟蹤輸入信號ui的頻率,同時達到對系統中心頻率的不斷更新,實現寬頻帶快速鎖相的目的。N值的檢測是由鑒頻和鎖存模塊實現的,當輸入信號ui為上升沿時,內部計數器開始計數,直到ui變為低電平時,計數器停止計數。同時在ui為低電平時把計數結果送入鎖存器中作為除N計數器的分頻值。上述即為改進后的自動變模控制的全數字鎖相環的工作原理。

圖1 改進后的自動變模控制的全數字鎖相環系統方框圖

從以上的分析可知,該設計的全數字鎖相環具有兩個顯著優點:第一,由于采用自動變模控制的數字環路濾波器,很好地解決了環路的捕捉時間和抗噪聲性能之間的矛盾。模值K的大小對整個系統的性能具有很大影響,K值越大,系統響應越慢,捕捉時間越長;相反,K值越小,系統響應越快,捕捉時間越短[9]。但是在系統由捕捉進入同步過程后,如果K值太小,會因可逆計數器的頻繁循環計數而產生持續的進位或借位脈沖,導致輸出信號相位抖動,增加了同步誤差。采用自動變模控制后,系統可以根據輸入/輸出信號相位誤差的大小,對模值K進行選擇更新。在環路捕捉過程中,選擇較小的模值,可增加環路帶寬,加快鎖定速度;在同步過程中,選擇較大的模值,可縮小環路帶寬,有利于抑制相位抖動,減小同步誤差,從而可以實現快速高精度的鎖相。第二,在傳統全數字鎖相環結構的基礎上增加了獨特的鑒頻鎖存模塊,不僅可以捕捉和鎖定未知的輸入信號,還可以使系統具有較寬的頻帶寬度,實現對頻率發生變化的輸入信號的快速鎖定。該設計的頻帶拓寬原理可以描述為:在鑒頻鎖存模塊,輸入信號頻率的計算是以外部高速時鐘作為時鐘源的,外部時鐘頻率越高得到的N值越精確。能夠精確計算出的頻率值就相當于不同系統中心頻率,而在每個中心頻率附近鎖相環系統都有一個捕捉帶。因此,選擇合適的外部高速時鐘,不同的中心頻率所得到的不同捕捉帶,就可以構成整個環路的捕捉帶。所以,該設計與傳統的數字鎖相環系統相比具有較寬的頻帶。如圖2所示為頻帶拓寬原理示意圖。

圖2 頻帶拓寬原理示意圖

2 系統設計和計算機仿真結果

該設計在Altera公司生產的Quartus Ⅱ 7.1開發軟件平臺上,運用自頂向下的系統設計方法,首先根據系統各功能模塊的要求,使用VHDL語言編寫程序,設計出環路各個部分的邏輯電路,并進行仿真驗證。然后,再將各個部分組合起來進行系統設計和仿真。最后,用FPGA芯片予以實現[10]。限于篇幅,這里只對鑒頻鎖存模塊的VHDL設計、仿真作為一個列子具體給出。其余模塊不再贅述。該模塊頂層部分的VHDL源代碼如下:

library IEEE

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity JS is

port(clk_up:in std_logic;

reset:in std_logic;

fin:in std_logic;

N:out std_logic_vector(31 downto 0));

end entity;

architecture behave of JS is

component JPQ is

Port (clk_up:in std_logic;

reset:in std_logic;

fin:in std_logic;

N:out std_logic_vector(31 downto 0) );

end component;

component SCQ is

Port (reset:in std_logic;

fin: in std_logic;

N: in std_logic_vector (31 downto 0);

N_mode: out std_logic_vector(31 downto 0) );

end component;

signal N1,N2:std_logic_vector(31 downto 0);

begin

JPQ1:JPQ port map (clk_up,reset,fin,N1);

SCQ1:SCQ port map (reset,fin,N2,N);

N2<=N1;

end behave;

圖3為Quartus Ⅱ 7.1綜合出的鑒頻鎖存模塊的RTL原理圖。圖中JPQ,SCQ分別是由底層的VHDL代碼綜合出的鑒頻器和鎖存器,實現對輸入信號鑒頻和鎖存的功能。圖4為Quartus Ⅱ 7.1的時序仿真波形圖。圖3中clk_up=1 ns為鑒頻鎖存模塊的時鐘源,fin為系統的輸入信號ui的輸入端,reset為系統的復位信號,N[31..0]為鎖存器輸出的鑒頻結果。仿真結果表明該模塊可以正確的完成鑒頻和鎖存的功能。

圖3 鑒頻鎖存模塊的RTL原理圖

圖4 鑒頻器和鎖存模塊的仿真波形圖

環路中各部分的設計仿真完成之后,再對整個系統進行設計和驗證。在仿真圖中clk為系統時鐘;reset為復位信號;en為系統使能信號;fin和fout分別為輸入輸出信號;ue表明fin是超前還是滯后fout;add1,sub1是“加”、“扣”脈沖信號;K為fin和fout之間相位誤差的量化值;N_mode為除N計數器的N值。自動變模控制電路根據輸入與輸出信號之間誤差的大小,將環路的工作過程分為:快捕區、慢捕區和同步區。圖5為輸入信號周期Tui=23 ns的仿真波形圖。圖6為輸入信號周期Tui=100 ns的仿真波形圖。

圖5 Tui=23 ns的仿真波形圖

圖6 Tui=100 ns的仿真波形圖

圖5和圖6表明:該設計對輸入的高頻和低頻信號都具有快的跟蹤性能。圖7為輸入信號周期Tui由23 ns變到100 ns的仿真波形圖。圖8為輸入信號的周期Tui由90 ns變到20 ns的仿真波形圖。圖7和圖8表明:該設計對頻率突變(高頻突變到低頻和低頻突變到高頻)的輸入信號具有快的跟蹤性能。

圖7 Tui由23 ns變到100 ns的仿真波形圖

圖8 Tui由90 ns變到20 ns的仿真波形圖

3 結 語

通過計算機仿真可以看出:設計的全數字鎖相環具有很快的鎖相速度,大量的實驗表明在7個輸入信號周期內環路就進入鎖定狀態。從圖5和圖6的仿真結果可以看出,設計的全數字鎖相環鎖頻范圍很寬。另外,鎖相精度和系統的外部高頻時鐘有很大關系,如果時鐘頻率很高,那么鎖相精度就越高。同時,外部高頻時鐘與該全數字鎖相環的帶寬也有很大的關系,在鑒頻鎖存模塊是把外部高速時鐘分頻后的時鐘作為時鐘源的,因此,外部高頻時鐘頻率越高,經過鑒頻得到的分頻值N才能越準確。總之,該設計的自動變模的全數字鎖相環在外部時鐘頻率很高的情況下,不僅具有較快的鎖相速度,而且具有較寬的鎖頻范圍和較高的鎖相精度。

該設計的全數字鎖相環結構簡單,易于集成,可采用VHDL語言完成系統設計,方便使用EDA軟件進行綜合仿真,可制成片內鎖相環。下一步需要重點做的工作是:研究如何應用環形數控振蕩器,使用控制字來控制環形數控振蕩器的輸出代替該設計中的外部高速時鐘源;另一方面,在除N分頻模塊研究如何使用小數分頻的技術提高了系統的精度。

參考文獻

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