基于NCO IP core的Chirp函數實現設計

董 亮,汪 敏,高亦菲,高冠男

摘 要:首先分析Chirp函數在頻域上的一般特性,并且分析Altrea 公司提供的數控振蕩器知識產權核(NCO IP core)的輸入/輸出特性,通過MegaCore環境確定其輸入控制字,通過外圍邏輯電路實時向NCO IP core調入控制頻率控制字以達到改變輸出頻率的目的,并通過在示波器上觀測FPGA的運行情況,驗證了該設計具有很好的輸出效果。

關鍵詞:NCO IP core;FPGA;Chirp函數;MegaCore

中圖分類號:TP311文獻標識碼:A

文章編號:1004-373X(2009)20-020-03

Design and Implementation of Chirp Function Based on NCO IP core

DONG Liang1,2,WANG Min2,GAO Yifei2,GAO Guannan2

(1.Graduate School of Chinese Academy of Science,Beijing,100049,China;2.Yunnan Observatory,Chinese Academy of Science,Kunming,650011,China)

Abstract:This design analyses the character of Chirp function in the time and frequency domain zone.And after analyzing the input/output feature of the NCO IP core.The different output frequency by writing different controlling words which can be determined from the MegaCore environment.The FPGA′s running situation by oscillograph to inspect and verify feature of the design is detected.The conclusion that this design can get the Chirp′s function perfectly.

Keywords:NCO IP core;FPGA;Chirp function;MegaCore

0 引 言

IP就是知識產權核或者知識產權模塊的意思。在EDA技術和開發領域具有十分重要的作用,在半導體產業中IP定義為用于ASIC或FPGA/CPLD中預先設計好的電路功能模塊。IP可以分為軟IP,固IP和硬IP三種。

隨著電子系統的越來越復雜,PLD設計的越來越龐大,這就增加了市場對IP核的需求,各大FPGA/CPLD廠商陸續推出了許多IP核。例如:FIR(有限沖擊響應)數字濾波器 core;FFT(快速傅里葉變換)core,NCO(數控振蕩器)core等,在設計中如果使用了這些知識產權核可以大大簡化FPGA/CPLD的設計,加速設計速度,縮短研發周期,并且較之于開發者自己的設計程序,這些IP有更好的運算精度、速度、SFDR參數、SNR參數等,達到良好的效果!

由于電磁波在傳輸過程中,經過色散介質,如不均勻的波導經過高空電離層時會發生色散現象。Chirp函數在射電天文信號的消色散處理中發揮著重要的作用,研究在FPGA中實現Chirp函數是基于FPGA的射電宇宙信號處理的重要組成部分。如圖1所示。

圖1 基于FPGA的射電宇宙信號處理框圖

該設計就是通過實時的改變NCO IP core的輸入頻率控制字的辦法,數控頻率輸出的辦法實現Chirp函數。

1 系統總體設計

Chirp函數根據輸出頻率的遞變規律一般分為兩種[1,2]:線性Chirp函數和非線性Chirp函數,以下是兩種Chirp函數在頻域上的表現如圖2,圖3所示。

圖2 線性Chirp函數

圖3 非線性Chirp函數

從圖2,圖3可以看出Chirp函數的頻率輸出與時間的f-t關系可以總結為:

對于線性Chirp函數:

在連續域時間域內有關系式:

fout=kt+f0(1)

式中:k為常數;f0為初始輸出頻率;t為連續時間。

在離散時間域有關系式:

fout=kn+f0(2)

式中:k為常數;f0為初始輸出頻率;n為采樣點。

對于非線性Chirp函數:在連續域時間域內有關系式:

fout=f(t)+f0(3)

式中:f(t)為非線性函數;f0為初始輸出頻率;t為連續時間。

在離散時間域有關系式:

fout=f(n)+f0(4)

式中:f(n)為非線性函數;f0為初始輸出頻率;n為采樣點。

由上式可以看出Chirp函數在每一個時刻點具有不同的頻率輸出,而根據具體的頻率變化的需要在每一個時刻點實時的改變其頻率控制字是實現Chirp函數的關鍵。其算法框圖如圖4所示。

圖4 總體設計框圖

2 NCO IP Core

數字壓控振蕩器知識產權核[8](Numerically Controlled Oscillators Intellectual Property Core,NCO IP Core),通過多種算法(相位累加或者CORDIC算法,在此不一一贅述),實現了一個離散幅度和時間的正弦波信號輸出。輸入控制字和輸出頻率之間滿足以下方程:

s(nT)=Asin[2π(f0+fFM)nT+φPM+φDITH)](5)

式中:T為該模塊的工作時鐘;f0是由輸入頻率控制字φINC決定的初始頻率;fFM是由調制頻率控制字φFM決定的調制頻率;φPM為該輸出正弦波的調制相位,φPM=P/2Pwidth,由輸入控制字P的比特位數(Pwidth)決定了它的精度;φDITH為模塊內部自身的不穩定而引起的相位雜散(噪聲);幅值量A=2N-1,其中N為幅值精度取值在4~32之間。

該設計中僅采用通過改變頻率控制字φINC,以實現改變頻率輸出的目的,為此式(5)可以簡化為:

s(nT)=Asin[2π(f0nT+φDITH)](6)

式中,f0由給定的頻率控制字φINC決定,滿足如下方程:

fo=φincfclk/2M(7)

式中:M為累加器精度;fclk為該模塊的輸入時鐘頻率,單位為Hz。例如:在fclk=100 MHz的情況下,如果需要f0=10 MHz的輸出,φINC的計算如下:

φINC=10×106100×106×232=4 294 967 296(8)

通過Altera公司的FPGA編程軟件Quartus Ⅱ提供的MegaWizard Plug-In Manager功能,在NCO IP Core 參數配置中自動對φINC的計算,很容易得出在輸入頻率的條件下所需輸出頻率的φINC(累加器精度為32 b的情況下)如圖6所示。

圖5 NCO IP內部算法框圖

圖6 利用MegaWizard Plug-In Manager計算φINC

值得注意的是:在MegaWizard Plug-In Manage中,φINC的精度只保留到了百位。

3 頻率控制字寄存器及驅動單元的設計

頻率控制字寄存器為一個保存有N個輸出頻率所需的相位累加控制字的片上ROM單元,其作用在驅動單元輸入地址控制字的作用下實時向NCO IP Core調入所需要的φINC,在該設計中Chirp函數的頻率變化規律是從1 MHz步進1 MHz輸出到16 MHz。在該設計中選擇的累加器精度為32 b,為此選擇的邏輯單元的規律為如表1所示。

表1 選擇的邏輯單元的規律

第N頻點φINCf0/MHz第N頻點φINCf0/MHz

142 949 67319386 547 0579

285 899 346210429 496 73010

3128 849 019311472 446 40311

4171 798 692412515 396 07612

5214 748 365513558 345 74813

6257 698 038614601 295 42114

7300 647 711715644 245 09415

8343 597 384816687 194 76716

為此,建立一個深度為16,每個存儲單元字長32 b位的ROM,將表1內所有φINC數據保存至nco116.mif文件中,在ROM建立時調用該mif文件。如圖7所示。

圖7 建立的mif文件內部數據一覽

兩者連接關系如圖8所示。

圖8 頻率控制字寄存器與NCO IP Core的連接圖

在設計中,通過不同時間點向頻率控制字寄存器寫入不同的地址信號驅動,使存儲器輸出不同的頻率控制字驅動NCO IP Core,產生不同的頻率信號輸出。

該設計中采用兩個計數器級聯作為驅動單元,首先第一級計數器將鐘頻率降至需要的Chirp函數輸出某頻點的穩定時間范圍,將第一級計數器的進位端作為第二級計數器的時鐘輸入端;第二級計數器的作用是,產生地址信號以驅動頻率控制字存儲器輸出相應的控制字,當前級進位信號有效時該計數器輸出加“1”,以達到改變頻率輸出的目的,其連接電路圖如圖9所示。

圖9 驅動邏輯電路的實現圖

4 仿真與驗證

將該設計通過將程序下載到Altera公司生產的DSP開發板[2,3](型號DK-DSP-2C70N)中進行仿真,其核心FPGA(型號為EP2C70F672C6)的資源使用情況如圖10所示。

圖10 該設計中核心FPGA的資源使用情況

并通過該開發板上D/A轉換器輸出模擬波形(只截取了4個時刻的圖樣)如圖11所示。

圖11 該設計在示波器(型號DSO3201A)上的顯示波形

通過圖11可以看出該設計能很好地完成掃頻輸出的功能,并且雜波分量很小,干擾很小。

5 結 語

該設計通過采用技術成熟的NCO IP Core完成,其優勢在于:

(1) 利用了成熟的FPGA知識產權技術,使得設計更加簡便并易于移植;

(2) 利用NCO IP Core的高穩定性,使得Chirp函數的各項噪聲較之于其他設計更小,有利于對射電天文這樣微弱信號的處理,減少了處理帶來的各種噪聲。

參考文獻

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