一種數字射頻存儲器的設計

陳 勇,王 冰,孫 龍

摘 要:數字射頻存儲器(DRFM)是現代雷達對抗中的重要部件,在電子對抗領域已得到廣泛應用。首先簡要介紹射頻存儲器的工作原理,接著給出一種數字射頻存儲器的硬件實現。鑒于寬瞬時帶寬、高精度計算的需要,整個DRFM分為三部分來設計:高速數據采集、信號處理單元和高速DAC單元。最后指出工程實現中的幾點注意事項。該DRFM已成功應用于某型號產品上,事實證明了該設計的可靠性、合理性。

關鍵詞:DRFM;電子對抗;可編程邏輯器件;SAR

中圖分類號:TP368.1文獻標識碼:B

文章編號:1004-373X(2009)12-111-04

Design of Digital Radio Frequency Memory

CHEN Yong,WANG Bing,SUN Long

(East China Research Institute of Electronic Engineering,Hefei,230031,China)

Abstract:Digital Radio Frequency Memory(DRFM)is the key element for modern rader jamming,and gets abroad application in electronic countermeasure domain.The working principle of DRFM and realization of the hardware are introduced.Considering its wideband simultanous bandwidth and need of the high precision computation,the DRFM is composed of high speed data acquisition,signal process unit and high speed DAC unit.Some notes in practice application are given.This DRFM is now working on a project successfully,which prove rationality and reliability of the design.

Keywords:DRFM;electronic countermeasure;FPGA;SAR

0 引 言

現代電子戰孕育了DRFM的誕生,數字射頻存儲器是一種對射頻信號采樣、存儲、運算然后轉發的電子部件。DRFM對樣本信息保存下來后,根據需要加入調制信息;再通過高速DAC轉發出去,實現對目標的有效干擾。隨著大規模集成電路、微波集成電路的高速發展,數據采集和波形產生的工作帶寬已越來越寬,信號處理的速度也越來越快,這些都使得DRFM的成本大幅降低,而處理能力大大提高,從而得到了更為廣泛的應用。

1 基本原理

接收系統將天線下來的射頻信號經過放大、濾波、下變頻為中頻信號,高速數據采集在基帶或中頻完成模擬信號的數字量化,數據采集的采樣率決定著DRFM的接收帶寬。數字樣本信號被存儲在存儲器中,在需要時可隨時讀取出來并加適當的處理,然后由高速數/模轉換器轉換為模擬信號,再經激勵上變頻變頻到所需頻段,釋放有效干擾,其基本組成框圖如圖1所示。

圖1 DRFM基本組成框圖

2 硬件設計

考慮到所需設計的DRFM帶寬寬,存儲容量大,信號處理運算量大,整個DRFM分為高速數據采集、信號處理單元、干擾波形(高速D/A)3部分,且來分開設計。數據采集和信號處理單元的數據傳輸采用光纖傳輸方式,信號處理單元和干擾波形之間的通信采用TS101的LINK口傳輸方式。

2.1 高速數據采集的設計

高速數據采集完成對正交的基帶I,Q基帶信號進行模/數轉換、存儲,再以光纖傳輸方式將樣本信息送給后續信號處理單元。模/數轉換芯片是數據采集的核心器件,這里采用Atmel公司的ADC芯片AT84AD001,其為采樣率1 GHz、分辨率為8 b的雙路ADC,輸入電平峰峰值500 mV,16路LVDS電平輸出和FPGA接口。FPGA采用Altera公司的EP2S90F1020。它集成了數百對差分管腳和大量的普通I,Q腳,方便與ADC和片外SRAM接口。其片內豐富的PLL資源使得時鐘的產生變得更加容易。片外大容量的片外存儲器(GS864436)保證了樣本的海量存儲。GS864436是總線速度高達200 MHz的SRAM,每片容量為2 M×32 b。由于ADC的采樣率為1 GHz,就單路I來降數據率為1GHz×8 b,如此高的數據率顯然難以直接和SRAM接口。數據將在FPGA被降速為125 MHz×64 b后再送到SRAM中。因此實際應用中2片存儲器拼接為64 b后用來存儲I路數據,2片存儲Q路數據。和信號處理單元接口的光纖采用Agilent公司的2.5 Gb/s光模塊。該光模塊為雙向光纖,一個通道發送數據,一個通道接收。其原理框圖如圖2所示。

圖2 高速數據采集原理框圖

2.2 信號處理單元設計

干擾算法的復雜性決定了信號處理總的運算量是巨大的。目前極少有獨立的運算處理單元能夠滿足系統處理能力的要求,因此如何構建一個并行處理系統是解決大運算能力的一個必要需求,在并行處理技術中如何協調組織各個處理單元并行工作是設計的一個難點所在。

信號處理單元包括6塊TS板、1塊光纖接口板、1塊CPU板以及2塊CPCI底板組成。光纖接口板負責接收數據采集送來的樣本信號,再經過機箱的總線傳把數據傳輸給各塊DSP板,DSP板對樣本作相關處理后,通過LINK口方式把產生的干擾信號送到D/A板。

作為信號處理單元的核心部件DSP板,其選擇應滿足實時性,大存儲,高數據帶寬的基本要求,同時應具備易于多板卡互連的接口。因此考慮以TS101為DSP運算單元的通用信號處理板,該板卡主要性能如下:

(1) 單板處理能力。

由4 片內核時鐘為300 MHz的TigerSHARC-TS101組成,總處理能力可提供7.2 GFLOPs浮點處理能力;外總線時鐘為75 MHz。

(2) 系統接口及數據帶寬。

4 片TS101 之間緊耦合互連,構成一個處理簇,簇內總帶寬2 GB/s;DSP簇對外提供8 個Link 用于板間互連,每通道125 MB/s,板間總帶寬1 GB/s;CPCI 標準總線,33/66 MHz、32/64 b PCI 接口;支持2個ePMC 背板,提供33/66 MHz,32/64 b PMC 接口;32 b自定義總線,可以為后插板提供數據傳輸;定時同步總線,可以保證處理機內所有板卡的硬件同步和時鐘同步。

(3) 存儲容量。

每個TS101 片內帶有6 Mb SRAM,4 片TS101 共享SDRAM最高2 GB,另外有2～4 MB ZBTSRAM內存。信號處理單元系統結構如圖3所示。

圖3 信號處理單元結構示意圖

圖4為頻偏100 MHz信號經過接收機變頻、基帶解調為I,Q信號,再經過數據采集量化、存儲、光纖傳輸后,在光纖接口板上所測的各項性能指標。圖中可以看到:A/D的SNR為37.2 dB,鏡像抑制度為33.55 dB,A/D有效位數達6.12 b。上述指標證明了接收機及高速數據采集設計的正確性。

圖4 100 MHz點頻信號測試結果圖

2.3 干擾波形(高速DAC)設計

干擾波形通過LINK口接收信號處理DSP板卡發送過來的基帶I,Q數據,并用片外SRAM對數據進行乒乓存儲;存儲后干擾波形根據系統要求對基帶I,Q數據進行數/模轉換,數/模轉換后的基帶模擬信號通過運放進行分路,一路I,Q信號送調制器,另一路I,Q信號用于自測。FPGA采用Altera公司的EP2S90F1020,接收DSP數據的LINK口在FPGA內部實現。兩片SRAM采用GS864436,用作基帶數據的緩存。高速DAC采用富士通800 MHz,14 b分辨率高速DAC。其原理組成和實物如圖5所示。

圖5 干擾波形原理框圖

圖6 干擾波形、數據采集、DSP板卡實物圖

3 SAR干擾信號的產生

鑒于該項目的主要試驗對象為機載SAR,就SAR干擾信號的產生過程作簡單介紹。SAR回波的數學模型如下:

s(r,x)=[σ(r,x)Wr(r)猦1(r,x)]猦2(r)(1)

式中:σ(r,x)為目標二維反射特性;Wr(r)為SAR發射信號距離向天線方向圖;h1(r,x)為方位響應函數,其為距離r和方位x的二維函數;h2(r,x)為距離響應函數,其為距離r的一維函數,與方位x無關。

可見,SAR回波信號可表示為目標散射特性σ(r,x)乘以距離向天線方向圖Wr(r);再相繼與兩個脈沖響應函數h1(r,x)和h2(r,x)的卷積。這就是SAR模擬回波產生的二維卷積算法。二維卷積算法可用于欺騙干擾信號的產生,這時還需要根據SAR平臺運動參數、平臺與干擾站的相對位置進行必要的多普勒補償。

二維卷積法具體實現算法如下:

假設干擾信號是場景分布函數σ(t∧,tm),其中t∧是距離向快時間;tm是方位向慢時間。距離走動量ΔR(tm)為:

ΔR(tm)=λfadtm(2)

式中:λ為信號波長;fad為多普勒中心頻率。

距離向的參考函數可以表示為:

srefr()=exp(jπkr2)(3)

式中:調頻斜率kr=B/Tp;B為距離向信號的帶寬;Tp為距離向信號時寬。

距離向欺騙干擾的實現是對距離向信號進行卷積處理,即:

s(t∧,tm)=IFFT{FFT[σ(t∧,tm)]?

FFT[srefr(t∧,tm)]exp[j4πΔR(tm)λ]}(4)

接下來獲得方位向欺騙干擾信號,方位匹配函數可以寫為:

srefa(tm)=exp{jπfart2m}(5)

式中:far為多普勒調頻斜率。

由于有斜視角引起多普勒中心不為零,對方位時域數據作相位補償,補償的相位函數是:

exp{2πfadtm}(6)

方位向欺騙干擾的實現是對方位向信號進行卷積處理,即:

s′(t∧,tm)=exp(2πfadtm)?

IFFT{FFT[s(t∧,tm)]FFT[srefa(tm)]}(7)

經過二維卷積處理之后,可獲得對應場景的干擾信號s′(t∧,tm)。

圖7 SAR欺騙干擾信號產生流程圖

4 硬件設計注意事項

整個DRFM模塊工作的頻率很高,設計時應該嚴格按照高速電路的設計原則處理每一個細節。

4.1 時鐘的設計

時鐘電路設計的好壞直接影響高速電路的工作性能。為了防止高速時鐘受到外界干擾或向外輻射干擾,需要把時鐘的電源和地與其他的電源、地分開。差分信號可以有效的防止干擾,把送入的時鐘轉換為差分的LVDS或ECL等電平后再使用,可以有效提高時鐘質量。板上送到不同地方而又有相位要求的兩個時鐘,例如送到兩路ADC的時鐘,走線要等長,并控制好阻抗。

4.2 電源和地的噪聲

在高速電路中30%以上的噪聲來自電源和地。對于一個印制板,電源、地和過孔構成了整個電源分布系統。板上的大量器件同時開關時需要較大的瞬時電流,這將會帶來電源和地的波動,從而引入干擾。去耦是解決電源地噪聲的有效方法,把合適的電容放置在器件的管腿附近進行濾波,可以提高電源穩定性。如果板上空間允許,可以放置盡量多的電容。該系統中的高速數據采集和光纖接口板采用光纖傳輸方式,光纖傳輸速率高,對電源比較敏感,需單獨用穩壓塊提供供電,和其他3.3 V電分開。

4.3 信號的走線

關鍵信號盡量走在頂層或底層,這樣容易控制阻抗并且可以避免過孔影響信號完整性。需要時用地線包住信號線,屏蔽干擾。過孔之間避免太近,容易引起互擾。盡量使同一層面信號線網的參考層面為地層,切勿以主要層面為電源層。

5 結 語

主要介紹了DRFM的硬件實現。其高速數據采集和寬帶波形產生保證了系統的大瞬時帶寬,6塊并行DSP處理板使得系統具有極強的信息處理能力,便于相干干擾、噪聲壓制干擾等不同干擾樣式的產生。大的存儲容量使得系統可以保存脈寬很寬的樣本信息。鑒于該DRFM由三部分組成,體積較大,數據中間傳輸過程較多。以后設計應該考慮模塊化,小型化,方便調試。該設計已成功運用在某型號產品上,事實證明了其可靠性和穩定性。

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