DisplayPort像素分析卡的研究

邢志偉

（哈爾濱工業大學 深圳研究生院，深圳 518055）

0 引言

DisplayPort是一種新型的顯示接口標準，由于其相對DVI/HDMI來說具有高帶寬、整合性好、內外接口通吃、相關產品設計簡單、高度可擴展性、內容保護技術更可靠等技術上的明顯優勢，其應用范圍也越來越廣泛。

但是目前對于DisplayPort信號進行測試的手段還比較簡單，主要依靠示波器對信號的測量進行眼圖分析等處理對信號傳輸質量進行簡單的評判。本文介紹了DisplayPort像素分析卡的研究，提出了一種全新的測試手段。它針對數字信號的特點，對其傳輸的每個像素的每一位進行分析，不僅可以檢測出信號傳輸過程中出現的錯誤，甚至可以將錯誤精確定位到哪一條lane、哪一個像素。

1 硬件設計

DP像素分析卡的硬件電路主要由DP接口模塊、PCI接口模塊、DDR模塊、主控FPGA模塊以及相應的系統電源電路模塊等部分組成。其結構框圖如圖1所示。使用時將本測試卡插到PC機主板的PCI插槽上，同時將DP輸入接口與顯卡的DP輸出接口用DP數據線連接起來，之后在PC端啟動驅動與控制程序就可以對其進行操作了。

由于我們要測的是DP數據在打包生成和傳輸時有可能出現的錯誤，因此就要求DP PEA必須保證板卡上數據解析及其傳輸有非常高的可靠性及穩定性，同時由于DP數據的傳輸速率達10.8Gbps，因此對保證信號完整性有非常高的要求。在線路布局時進行了周密設計考慮[1,3]。

圖1 DP像素分析卡結構框圖

1.1 反射的抑制

1）保證信號在整個路徑傳播時所感受的瞬態阻抗不變，每條信號線都具有完整的返回路徑，并且以地平面做為高速信號線的參考平面；

2）盡量減少傳播路徑上的過孔數量[2]；3）對信號線進行端接。

1.2 串擾的抑制

抑制串擾主要是減少多個信號路徑和返回路徑間的互容和互感。PEA布線時主要采取了以下措施[4]：

1）保持相鄰信號路徑的間距至少為線寬的3倍；

2）使表面線條的耦合長度盡可能短，對于遠端串擾嚴重的耦合長度較長的傳輸線采用帶狀線布局；

1.3 傳輸線延時的控制

1）DP 主鏈路差分對間小于5ps的不對稱以保證DP spec的要求；

2）DP接收芯片輸出像素數據小于20ps的不對稱設計

3）Memory Clock、地址、數據、DQS、DQM信號線間等長設計，并且保證同數據線間具有相同的拓撲結構；

4）各差分線間小于1ps的等長設計。

1.4 電磁干擾的抑制

減小電磁干擾的主要策略為減小驅動共模電流的電壓，增大共模電流路徑的阻抗，屏蔽和濾波[4]。

1）使所有布線與板子邊緣的距離至少為線寬的5倍；

2）對高速敏感數據線采用帶狀線布局，將高速或大電流器件放大離I/O接口盡量遠的地方；

3）在芯片附近放置足夠的去耦電容，使電源平面和地平面相鄰并盡可能接近，盡可能使用更多的電源平面與地平面對；避免封閉出現諧振；

2 主控模塊程序設計

DP像素分析卡中的主控模塊FPGA是整個系統功能實現的核心，它實現了系統與外界PCI接口、DP接收器以及DDR的通信和控制，同時也實現了核心功能邏輯。其程序總體架構如圖2所示。

圖2 主控模塊FPGA程序模塊架構圖

其主要功能模塊與其功能為：

1）時鐘同步模塊。為系統中的其他模塊提供同步的時鐘輸出。

2）DP數據接收模塊。其主要功能為接收來自DP接口的圖像信息數據。

3）DP數據分析模塊。它實現了DP傳輸數據的分析驗錯。它從DDR中讀出預存的參考圖像數據以及當前錯誤計數數據，將接收到的DP圖像數據與參考圖像數據按位異或，如有錯誤產生則累加至相應的錯誤計數數據，將更新后的error計數數據寫入DDR中。

4）PCI FIFO模塊。它接收PCI接口輸入的控制數據等并根據設計的通訊協議對其進行解析并分發到相應的模塊，同時也將系統各模塊的運行狀態及結果發送給PC端。

5）MBIST檢測模塊。它實現了內存的自檢測，負責實現存儲器缺陷檢測解決方案。

6）DDR FIFO模塊。它是系統與DDR通信的輸入輸出FIFO，負責管理DDR數據的輸入和輸出。同時，它內部實現了幾個狀態機，負責調試協調其它與DDR讀寫相關的功能模塊的運行，包括主狀態機、讀狀態機、寫狀態機、數據獲取狀態機、數據分析狀態機、MBIST檢測狀態機。

7）CROSSBAR通路選擇模塊，本系統中很多功能模塊都需要對DDR進行讀寫操作，但DDR引腳并不能同時連接到多個模塊上，因此設計了此模塊決定當前內存讀寫操作應該連接到哪個功能模塊。

8）PCI通信模塊。負責接受PCI輸入的控制命令及數據，同時將系統運行產生的狀態及結果數據發送到PCI。

9）DDR通信模塊。它實現了對DDR的讀、寫操作控制。

3 實驗結果

對實際DP信號進行眼圖分析的波形如圖3所示。可以看出，信號眼圖張開得相當好，其眼高、眼寬、信號jitter等均滿足DP協議標準。系統信號完整性設計滿足需求。

對主控模塊程序的邏輯驗證由PCI配置與信號生成文件、DP數據生成模型文件、DDR模型文件等實現。PCI配置與信號生成文件按系統實際工作流程生成控制系統工作的各信號并發送給FPGA程序。DP數據生成模型生成DP圖像數據與DP格式數據信號， DDR模型文件實現了DDR讀、寫等操作。

圖3 DP信號2.7Gbps時信號眼圖

生成參考圖像數據及其地址并寫入緩存時各相關信號波形如圖4所示。生成算法為從0開始遞增。可以看到，pci_test_data_reg和pci_test_addr_reg分別為生成的參考圖像數據及其地址。

圖4 生成參考圖像數據相關信號波形圖

圖5所示為DP數據分析模塊運行時各相關信號的波形圖。可以看出，當DP數據傳輸過程中沒有錯誤發生時，系統判斷出錯誤數為0。

圖5 DP數據比較分析相關信號波形圖

4 結論

本文詳細分析了DP像素分析卡的硬件電路設計和FPGA程序的設計，實驗結果顯示：硬件電路設計部分信號完整性好，不會在板上帶入誤差；FPGA程序可以根據PCI接口輸入的配置和控制命令，協調系統各模塊一致運行，實現預期的系統功能。

[1] Eric Bogatin.Signalty Integrity: Simplified.Prentice Hall PTR,2003.

[2] 周杰.高速PCB設計的布局布線優化方法.電子工程專輯,2003,8.

[3] Hall,S.H.,Hall,G.W.,and McCall,J.A.High Speed Digital System Design.Hoboken,NJ:John Wiley and Sons,2000.

[4] Johnson,Howard,and Graham,Martin.High Speed Digital Design.Upper Saddle River,NJ:Prentice Hall,1993.