一種高效靈活數字上變頻FPGA設計

張新勝

（中國人民解放軍空軍裝備部，北京100071）

軟件無線電的基本思想是把A/D變換器盡可能地靠近射頻天線，用軟件實現無線電系統的各種功能[1]。數字上變頻器是軟件無線電中發射機的核心部分，它的基本功能是增加基帶信號采樣率并將其上變頻到載波頻率上，經過發射天線發射出去。采用專用芯片實現數字上變頻器集成度高，應用方便，但是缺少靈活性，在軟件無線電中的應用受到限制，因此研究使用可編程的FPGA實現數字上變具有重要意義。

半導體技術的發展使得FPGA的性能越來越高，目前較高性能的FPGA內嵌了豐富乘累加單元和Block-Ram單元，再憑借可編程特點和高速并行結構，FPGA在越來越多的情況下可取代DSP和ASIC而成為未來數字信號處理的理想選擇。FPGA內置越來越多的成熟IP核，為研究和開發者提供了方便,縮短了開發周期。

本文研究了數字上變頻原理，根據一組設計實例參數要求，利用Matlab仿真分析，提出了滿足系統性能的高效插值濾波器的結構,即積分梳妝濾波器CIC(Cascade Integrator-Comb Filter)和補償濾波器(CFIR)級聯的結構。在FPGA中采用Altera提供的IP核實現穩定可靠的數字上變頻。

1 數字上變頻原理

數字上變頻器的基本工作原理是將基帶信號通過脈沖成形濾波器進行處理，以適應帶限信道和消除碼間干擾(ISI),然后通過插值濾波器提高采樣率，最后與正交載波進行數字混頻。其原理框圖如圖1所示。

圖1 數字上變頻原理框圖

數字上變頻器的核心部件是內插器和數字振蕩器(NCO)。內插器通過在原始的采樣間隔內增加新的采樣點來提高信號的采樣率，因此在頻域內產生原始信號的鏡像頻譜，需要通過低通濾波器[2]。本設計采用積分梳妝濾波器(CIC)和補償濾波器(CFIR)級聯結構來實現內插和低通濾波。上變頻采用數字振蕩器(NCO)實現。

2 插值濾波器的設計

2.1 積分梳妝濾波器CIC

積分梳妝濾波器CIC，又名Hogenauer filters,具有結構簡單、規整，需要的存儲小等特點。由于它不需要乘法器，加之濾波器的所有系數均為1，而且利用積分環節減少了中間過程的存儲量，因此常常應用在高速采樣（高速采樣使得乘法器個數太多）和插值比很大（插值比大使得FIR濾波器的階數過高，需要保存的系數太多）情況下。

積分梳妝濾波器CIC一般由Integrator和 Comb兩個基本模塊組成。Integrator模塊的差分方程為：

其Z域上的傳遞函數為：

Comb模塊的差分方程為：

其Z域上的傳遞函數為：

積分梳妝濾波器CIC分為兩種功能，分別為抽取器和內插器。本文主要關注CIC內插器。CIC內插器是由N個Comb模塊級聯，以的速率采樣,再級聯以N個Integrator模塊，其采樣率為fs，內插系數為R。那么，內插器的Z域傳遞函數為：

積分梳妝濾波器CIC其本質上等同于N個具有矩形沖擊響應的濾波器的級聯。但是在實現上卻減少了復雜度與資源消耗。CIC是一種在硬件實現上比較經濟的濾波器結構。N越大，積分梳妝濾波器CIC幅頻響應越好[3]。

2.2 CFIR濾波器

盡管積分梳妝濾波器在插值比較大的情況下很有效，但是其響應缺少平坦通帶響應和快速下降的過度帶。為了解決這個問題，需要在積分梳妝濾波器CIC前面級聯一級補償濾波器CFIR。CFIR幅頻響應函數：

其中M為濾波器的微分時間延遲，R為插值系數，N為CIC濾波器的級數[4]。

積分梳妝濾波器CIC經過補償濾波器CFIR的補償后，其幅頻響應具有近乎水平的通帶和快速下降的過渡帶。

積分梳妝濾波器CIC、補償濾波器CFIR以及二者級聯后的信號分別如圖2、圖3、圖4所示。從圖中可以看出CIC與CFIR級聯后的幅頻響應曲線通帶平坦，過渡帶陡峭，有很理想的幅頻響應曲線。

3 數控振蕩器NCO設計

數控振蕩器NCO(Numerically Controlled Oscillator)是數字上變頻器的重要部件，用于實現基帶信號到中頻信號的頻譜搬移。數控振蕩器具有頻率分辨率高、頻率變化快、相位可連續性變化及生成的正余弦正交特性好等特點，數字化的相位和幅度可以實現高精度的數字調制解調。本設計中NCO采用CORDIC算法，不占用RAM和DSP資源，只消耗邏輯資源。基于CORDIC迭代算法的數控振蕩器僅用移位寄存器和加法器就可產生正余弦信號，不但省去了傳統NCO龐大的存儲器資源，而且具備數控振蕩器頻率分辨率高、頻率變化速度快、相位可連續性變化和生成的正余弦正交特性好的優點[5]。本文設計的NCO可編程，無雜散,動態范圍可達100 dB。

4 硬件實現

本設計是在Altera QuatusII 8.0軟件環境下實現的。在Altera FPGA EP2SGX90驗證了數字上變頻功能。由于數字上變頻跟參數相關，不同的參數要求有不同的設計結構，因此本文以一組實際參數要求來介紹數字上變頻如何在FPGA中實現。數字上變頻參數要求如表1所示。

表1 數字上變頻參數

根據表1中數字上變頻器的要求，在Matlab中仿真插值濾波器的參數。本設計采用2插值的補償濾波器CFIR和4插值的積分梳妝濾波器CIC級聯結構。補償濾波器CFIR不僅起到低通濾波器和2插值的作用，而且具備平滑 CIC濾波器的作用。圖4是參數 R=4，M=2，N=8時，補償濾波器CFIR和積分梳妝濾波器CIC級聯后的幅頻響應，從圖中可以看到該幅頻響應的混疊抑制達到100 dB。

FPGA EP2SGX90具有豐富的IP(Intellectual Property)資源。利用其FIR IP和CIC IP實現插值濾波,利用NCO IP實現上變頻。其中FIR IP系數采用對稱結構，這樣節省一半的系數存儲單元。數字上變頻器在FPGA中的實現框圖如圖5所示。由于補償濾波器CFIR和插值濾波器CIC IP核的特點，輸入信號不是連續的，因此在設計中需要在二者的輸入端添加FIFO。采樣率為Fs的基帶信號通過CFIR 2插值后采樣率變為2Fs，同樣該信號再經過4插值CIC濾波器后采樣率為8Fs。FPGA采用流水結構，實現信號的實時處理。

圖5 FPGA中數字上變頻實現框圖

本文設計的數字上變頻系統實現了通帶頻率1.0 MHz，截止頻率1.5 MHz基帶信號經過8插值上變頻到載頻10 MHz的調制信號。該數字上變頻占用的主要FPGA EP2SGX90內部資源如表2所示。結果表明，該系統在占用少量資源的情況下實現了數字上變頻功能。

表2 FPGA資源占用情況

5 結果分析

為了驗證本文設計的數字上變頻的性能，數據從數字上變頻系統輸出后經過AD9747芯片進行數模轉換，模擬信號接到示波器上觀察到的波形如圖6所示。這里使用的是LeCory公司的序列號LCRY0409N01153的示波器。 圖中C3對應的是原始基帶信號經過數模轉化后的模擬信號，C4對應的是數字上變頻后數模轉化后的模擬信號。

本文研究了數字上變頻的原理，以實際工程需要為例介紹了使用FPGA設計數字上變頻的過程。采用梳妝濾波器和補償濾波器級聯的結構使數字上變頻有很好的內插濾波器特性。同時根據FPGA中CIC和FIR IP核的時序特點，設計了高效流水結構，這對實際的工程設計有重要的指導意義。本文設計的數字上變頻具有可編程、信號精度高、系統無雜散動態范圍高達100dB的特點，在FPGA中能穩定可靠地運行。

[1]楊小牛，樓才義，徐建庭.軟件無線電原理與應用[M].北京：電子工業出版社,2001.

[2]胡廣書.數字信號處理-理論.算法與實現[M].北京：清華大學出版社，1997.

[3]Altera Corporation.CIC Megacore Function User Guide.2009(11).

[4]Altera Corporation.Understanding CIC Compensation Filters.Ver.1.0.2007(4).

[5]Altera Corporation.NCO Megacore Function User Guide.2009(11).