視頻圖像傳輸系統中接口電路的設計

張宏銘，馬冬冬

（中國人民解放軍92785部隊，河北 秦皇島 066200）

視頻圖像傳輸系統中接口電路的設計

張宏銘，馬冬冬

（中國人民解放軍92785部隊，河北 秦皇島 066200）

視頻傳輸系統中解碼器輸出數據到計算機進行數據處理和顯示，為了保證解碼器輸出數據傳輸帶寬和傳輸質量，文章采用FPGA作為接口電路中的核心芯片，將解碼器與計算機并口相連，并進一步給出接口電路硬件實現框圖和軟件設計思路，經實驗證明該設計能夠滿足視頻傳輸系統的需求，具有一定的應用價值。

解碼器；視頻傳輸；并口；FPGA

視頻傳輸系統的信息采集模塊一般根據要求具有很高的數據量。原始視頻信號的數字表示存在空間冗余、時間冗余、結構冗余、知識冗余、視覺冗余等，需要較高的容量，為了便于存儲和傳輸，實現對視頻序列的高效壓縮，必須規定低復雜度的編碼算法。壓縮后的信息經傳輸解碼后送往計算機，要求解碼器接口具備一定的信息傳輸帶寬和質量，綜合考慮選取并口及外設電路形成計算機主機與解碼器的連接。

1 視頻圖像傳輸系統

本文中圖像編碼算法采用ISO MPEG－2標準。MPEG－2視頻支持以下功能：能表示不同的取樣格式（即4∶2∶0，4∶2∶2，4∶4∶4）；隔行和逐行掃描格式視頻信號均可被編碼；能在一個大屏幕內用可移動的全景掃描來選擇顯示；可使用在很大范圍內變化的各種質量的圖像；支持數據傳輸率可變和固定的通道等。視頻圖像傳輸系統框圖如圖1所示。用攝像頭獲取原始圖像，首先經過編碼器壓縮處理，通過以太網接口輸出。由于通信調制系統采用數字調制，故需將以太網信號轉換成數字信號。接收端首先經過接收模塊的處理，然后將該數字信號轉換成適合以太網傳輸的信息，再通過圖像解碼器得到原始圖像，借助接口電路送給計算機系統處理使用。

圖1 視頻圖像傳輸系統框圖

2 并行通信接口

圖像解碼器將接受的圖像數據信息通過并口傳輸給計算機進行顯示以及圖像處理。并行通信是將一個字節或一個字的各位同時進行傳輸的一種通信方式，它采用多根數據線并行傳送信息，不要求有固定的格式，通信速度快、傳輸的信息率高，適合與近距離、高速信息傳送。

IEEE1284并行通信接口標準支持以下幾種并行通信模式：兼容模式（Compatibility Mode，又稱 SPP（Standard Parallel Mode）模式）、半字節模式（Nibble Mode）、字節模式（Byte Mode）、EPP模式（Enhanced Parallel Port Mode）以及ECP模式（Extended Capabilities Port Mode）。EPP模式是一種高速、雙向的并行通信協議，數據傳輸率可以達到2 Mbps，它向下兼容SPP模式、半字節模式以及字節模式。在EPP模式下有4種操作，即地址寫、地址讀、數據寫和數據讀。數據周期一般用于主機和外設間的數據傳送，地址周期一般用于傳送地址、通道、命令和控制等信息。數據或地址的讀寫操作都是由主機發起的。通過軟件協商進入EPP模式后，所有的握手過程都由硬件完成。

本課題采用EPP模式。EPP占用8個端口地址，前3個斷口地址與SPP方式的數據、狀態、控制端口兼容，BASE＋3和BASE＋4為EPP的8位地址和數據端口。BASE＋5～BASE＋7端口用來支持16位或32位傳輸。BASE為基地址，它是數據寄存器在PC I/O空間上分配的地址，一般選0x378 h。在EPP模式下，用一個IN或OUT指令來向I/O控制器傳輸一個字節的數據，然后 I/O控制器將會處理握手信號并產生選通信號。EPP協議有兩個標準，即EPP1.7和EPP1.9。這兩個標準的主要差別在于讀寫周期的起始點不同。當主機發起讀寫操作后，EPP1.9操作必須等待 nWait信號有效后才真正開始，但要求nWait信號無效以后才能結束本次操作。并口地址可在主機CMOS中設置，本文采用EPP1.9標準，基地址為0x378 h。

3 接口電路及硬件設計

圖2為并口與外設接口電路框圖。并口控制線包括nWrite、nDstrb、nAstrb、nInit，其中FPGA是該電路的核心器件，它調試方便，從而提高了系統的可靠性、靈活性。由于FPGA I/O支持LVTTL電平，而系統電路采用5 V供電，所以采用74LVC4245/SO電平轉換芯片完成3.3 V與5 V之間的轉換。

并行通信是把一個字符的各位數用幾條線同時傳輸，傳輸速度快、效率高，但它比串行通信所用的傳輸線多。因此，并行通信用在傳輸距離較短、數據傳輸速率較高的場合。

圖2 并口與外設接口電路框圖

4 軟件設計

為了在EPP模式下寫入1個數據字節，需要將數據寫入EPP數據寄存器。下面以EPP1.9寫操作為例，說明其工作原理及過程。對EPP數據寄存器的寫操作將導致接口開啟1個完整的數據寫周期。

基于字節的數據寫周期是這樣的：在T1時刻應用程序向EPP口寫一個字節的數據，啟動EPP I/O字節寫周期，T2時刻主機將nWrite置低，并將數據AD［8..1］送上。當nWait為低時T3時刻選通dStrope，數據傳輸開始，EPP口進入等待外設確認狀態。外設接收到數據在T4時刻置nWait為高電平，主機檢測到nWait為高后在T5時刻置dStrope為高，接著在T6時刻置nWrite為高，隨即結束I/O周期。在T7時刻重設nWait為低，表明可以進行下一個周期的操作。以上各狀態的跳轉自動在時鐘上升沿完成。

對EPP編程非常簡單，只需讀寫相應的端口即可，可采用各種編程語言實現。本課題中，FPGA的設計語言選用Verilog硬件描述語言，該語言是一種非常容易掌握的硬件描述語言，適合于系統級、算法級、寄存器傳輸級、邏輯級、門級和電路開關級的設計。

5 結束語

本文詳細介紹了視頻傳輸系統中解碼器與計算機主機接口電路的設計思路。從并行通信接口的描述、接口電路的硬件設計、軟件設計角度分別闡述了接口設計的基本思路。該接口電路的設計確保視頻信息送往計算機的帶寬和最低質量要求，實驗證明該接口電路滿足通信系統視頻要求，具有一定的應用價值。

1 陸海峰.實現FPGA與PC串行通信［J］.電子設計應用－IC設計，2004（10）：75～77

2 梁婕、高德遠、張盛兵、段然.EPP并行通信接口同步設計［J］.計算機應用研究，2005（6）：196～198

In Video Image Transmission System Interface Circuit’s Design

Zhang Hongming，Ma Dongdong

In the video frequency transmission system carry on the data processing and the demonstration the decoder output data to the computer, to guarantee that the decoder outputs counts according to the transport tape affable transmission quality, the article uses FPGA to take in interface circuit’s core chip, the decoder and the computer and mouth connected, and further gives the interface circuit hardware to realize the diagram and the software design mentality, after the experiment proved that this design can satisfy the video frequency transmission is the series demand, has certain application value.

decoder; video frequency transmission; parallel port; FPGA

TP274

A

1000－8136（2011）06－0030－02