多功能車輛總線網(wǎng)絡(luò)中網(wǎng)絡(luò)節(jié)點(diǎn)的設(shè)計(jì)研究

徐 磊 謝維達(dá) 寇若嵐 李 玲

(同濟(jì)大學(xué)鐵道與城市軌道交通研究院,201804,上海∥第一作者,碩士研究生)

多功能車輛總線網(wǎng)絡(luò)中網(wǎng)絡(luò)節(jié)點(diǎn)的設(shè)計(jì)研究

徐 磊 謝維達(dá) 寇若嵐 李 玲

(同濟(jì)大學(xué)鐵道與城市軌道交通研究院,201804,上海∥第一作者,碩士研究生)

多功能車輛總線(MVB)是分布式工業(yè)控制系統(tǒng)的一種應(yīng)用形式,其核心部分是網(wǎng)絡(luò)節(jié)點(diǎn)。提出構(gòu)建一個(gè)MVB網(wǎng)絡(luò)節(jié)點(diǎn)的設(shè)計(jì)方法。采用時(shí)序轉(zhuǎn)換機(jī)制實(shí)現(xiàn)網(wǎng)絡(luò)節(jié)點(diǎn)中上位機(jī)Host CPU和網(wǎng)絡(luò)接口單元(NIU)之間信息的傳輸,并在實(shí)驗(yàn)室條件下進(jìn)行了仿真試驗(yàn)。試驗(yàn)結(jié)果驗(yàn)證了設(shè)計(jì)的可行性、通用性。

分布式控制;多功能車輛總線;網(wǎng)絡(luò)接口單元;上位機(jī);時(shí)序

First-author's addressInstitute of Railway&Urban Rail Transit,Tongji University,201804,Shanghai,China)

為了實(shí)現(xiàn)列車中分散于各車輛的設(shè)備的協(xié)調(diào)工作,列車通信網(wǎng)絡(luò)在初期串行通信總線的基礎(chǔ)上逐步發(fā)展起來。它能夠?qū)崿F(xiàn)整列車中所有設(shè)備的信息共享、協(xié)調(diào)工作,以及故障的遠(yuǎn)程診斷和維護(hù),為旅客提供信息服務(wù)。1999年6月,經(jīng)過長(zhǎng)達(dá)11年的工作,列車通信網(wǎng)絡(luò)(TCN)標(biāo)準(zhǔn)——IEC 61375正式成為國(guó)際標(biāo)準(zhǔn)。它由鉸接式列車總線(WTB)和多功能車輛總線(MVB)組成。其中,MVB是將位于同一車輛或不同車輛中的標(biāo)準(zhǔn)設(shè)備連到列車通信網(wǎng)絡(luò)上的車輛總線。在工業(yè)控制網(wǎng)絡(luò)中,各控制單元構(gòu)成一個(gè)分布式控制系統(tǒng)。具體到列車控制網(wǎng)絡(luò),這里的控制單元就是MVB網(wǎng)絡(luò)節(jié)點(diǎn)。它是列車通信網(wǎng)絡(luò)的基礎(chǔ)與核心部件。一個(gè)MVB網(wǎng)絡(luò)節(jié)點(diǎn)主要由上位機(jī)和網(wǎng)絡(luò)接口單元(NIU)兩部分組成。其中,NIU負(fù)責(zé)OSI/RM(開放式系統(tǒng)互連參考模型)中的低二層協(xié)議,即物理層和鏈路層;作為控制機(jī)的上位機(jī)負(fù)責(zé)OSI/RM中的高層協(xié)議。

本文首先給出仿真系統(tǒng)的設(shè)計(jì)方案,然后在Quartus II環(huán)境下進(jìn)行仿真試驗(yàn),最后分析試驗(yàn)結(jié)果,得出結(jié)論。

1 系統(tǒng)方案設(shè)計(jì)

設(shè)計(jì)并在實(shí)驗(yàn)室條件下實(shí)現(xiàn)用于列車控制系統(tǒng)的MVB網(wǎng)絡(luò)。該網(wǎng)絡(luò)的核心部件為MVB網(wǎng)絡(luò)節(jié)點(diǎn),其關(guān)鍵環(huán)節(jié)是上位機(jī)與NIU之間的通信。由于上位機(jī)和NIU是兩個(gè)相對(duì)獨(dú)立的系統(tǒng),它們有各自獨(dú)立的數(shù)據(jù)線、地址線和讀寫控制線,所以在兩者之間需要搭建一個(gè)平臺(tái),用來實(shí)現(xiàn)正常的通信。

在多機(jī)系統(tǒng)中,不同系統(tǒng)之間的通信通常有以下幾種方式:

(1)串行通信。這種方式相對(duì)簡(jiǎn)單,但受到波特率的限制,在通信業(yè)務(wù)大的場(chǎng)合得不到很好的通信效果。

(2)利用共享式存儲(chǔ)器來實(shí)現(xiàn)通信。主要包括DMA(直接存儲(chǔ)器訪問)方式和多端口存儲(chǔ)器方式等。該方式的控制邏輯比較復(fù)雜。

(3)并行通信。主要有兩種方式,一種是利用I/O功能在系統(tǒng)之間增加緩沖器或鎖存器實(shí)現(xiàn)雙機(jī)通信;另一種是利用第三方硬件電路來實(shí)現(xiàn)時(shí)序?qū)?完成通信。

綜合比較三種通信方式,結(jié)合列車通信網(wǎng)絡(luò)對(duì)實(shí)時(shí)性和安全性要求高的特點(diǎn),選擇了第三種方式。因?yàn)樗鼘?shù)據(jù)緩存、控制時(shí)序邏輯、地址譯碼、總線接口等電路全部集成在一片芯片中。高集成性增強(qiáng)了系統(tǒng)的穩(wěn)定性,為高速數(shù)據(jù)通信提供了理想的解決方案,更能滿足列車通信對(duì)實(shí)時(shí)性、安全性的要求。實(shí)現(xiàn)并行通信的方法有很多,其中,可編程邏輯器件(PLD)具有操作靈活、使用方便、開發(fā)迅速等優(yōu)點(diǎn),目前在電子設(shè)計(jì)自動(dòng)化領(lǐng)域被廣泛使用。本設(shè)計(jì)中也應(yīng)用該技術(shù),在 PLD芯片上構(gòu)建一個(gè) IP核,用于實(shí)現(xiàn)上位機(jī)與NIU的數(shù)據(jù)通信。系統(tǒng)整體設(shè)計(jì)框圖如圖1所示。

圖1 系統(tǒng)整體設(shè)計(jì)框圖

在該系統(tǒng)中,上位機(jī)端信號(hào)通過PLD芯片進(jìn)行邏輯轉(zhuǎn)換,生成相應(yīng)的NIU的總線通信信號(hào)。其中,連接上位機(jī)的數(shù)據(jù)總線以及連接NIU的數(shù)據(jù)總線均為雙向總線。上位機(jī)與PLD的通信采用外部存儲(chǔ)器訪問模式,將 PLD作為一個(gè)外部存儲(chǔ)器進(jìn)行操作。

為了對(duì)設(shè)計(jì)方案進(jìn)行驗(yàn)證,進(jìn)行了如下試驗(yàn)。本方案采用一塊ARM芯片作為上位機(jī)控制芯片,使用Philips公司的16/32位微控制器 LPC2294。LPC2294是一個(gè)支持實(shí)時(shí)仿真和跟蹤的16/32位ARM7TDMI-S CPU,并帶有256 kB嵌入的高速Flash存儲(chǔ)器、128 bit寬度的存儲(chǔ)器接口和獨(dú)特的加速結(jié)構(gòu),使32位代碼能夠在最大時(shí)鐘速率下運(yùn)行。用來負(fù)責(zé)網(wǎng)絡(luò)通信的NIU是一塊MVB網(wǎng)卡。該網(wǎng)卡完全與IEC 61375-1國(guó)際標(biāo)準(zhǔn)兼容,專為機(jī)車、工業(yè)控制等惡劣的工作環(huán)境而設(shè)計(jì),是構(gòu)建MVB設(shè)備的理想選擇。ARM與MVB網(wǎng)卡(符合ISA總線時(shí)序)都具有自身的總線通信協(xié)議,是兩個(gè)獨(dú)立工作的系統(tǒng)。為了實(shí)現(xiàn)兩者之間的正常通信,選用Altera公司的FPGA芯片來實(shí)現(xiàn)兩者之間的時(shí)序轉(zhuǎn)換及數(shù)據(jù)交換。該芯片屬于DE2教育平臺(tái)的CycloneII系列。目前常用的PLD芯片主要有兩種,一種是CPLD(Complex Programmable Logic Device,復(fù)雜可編程邏輯器件),另一種是 FPGA(Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列),相對(duì)于CPLD來說,FPGA能提供更高的邏輯密度、更豐富的特性和更高的性能。

2 時(shí)序分析

2.1 ARM時(shí)序分析

LPC2294芯片的外部存儲(chǔ)器訪問時(shí)序如圖2、圖3所示。在讀訪問周期,首先是CS(片選信號(hào),低電平有效)信號(hào)選通外部設(shè)備,經(jīng)過時(shí)間tCSLOEL(CS低到OE低),OE(輸出使能信號(hào),低電平有效)信號(hào)有效;同時(shí),地址線輸出地址信號(hào),選中外部設(shè)備,經(jīng)過時(shí)間tAVDV(地址有效到數(shù)據(jù)有效),地址線有效;ARM讀取外設(shè)地址線數(shù)據(jù),經(jīng)過時(shí)間tSTHDNV(數(shù)據(jù)保持時(shí)間),數(shù)據(jù)讀取結(jié)束,同時(shí)禁能CS信號(hào)和OE信號(hào),關(guān)閉地址線。在寫訪問周期,首先是地址有效,選中外部設(shè)備,經(jīng)過時(shí)間tAVCSLW(地址有效到CS低),CS信號(hào)有效,選通外部設(shè)備,經(jīng)過時(shí)間 tCSLWEL(CS低到WE低),WE(寫使能信號(hào),低電平有效)有效;同時(shí),讀取數(shù)據(jù)線,經(jīng)過時(shí)間tWELWEH(WE低到WE高),WE信號(hào)重新變成無效,經(jīng)過時(shí)間tWEHANV(WE高到地址無效),寫數(shù)據(jù)完成,同時(shí)關(guān)閉數(shù)據(jù)線。

圖2 外部存儲(chǔ)器讀訪問

圖3 外部存儲(chǔ)器寫訪問

2.2 MVB網(wǎng)卡時(shí)序分析

MVB網(wǎng)卡符合ISA總線時(shí)序,如圖 4所示。根據(jù)MVB網(wǎng)卡的功能要求,它所用到的信號(hào)主要有以下幾個(gè)引腳:IOR#(讀操作使能,低電平有效),IOW#(寫操作使能,低電平有效),SA[19:0](地址總線),SD[7:0](數(shù)據(jù)總線)。MVB網(wǎng)卡所要滿足的具體時(shí)間要求是:在讀操作時(shí),數(shù)據(jù)線SD在地址線SA及IOR#有效后一個(gè)時(shí)鐘周期內(nèi)有效(clk=24 MHz),因此CPU可以在SA以及IOR#有效42 ns后采樣數(shù)據(jù)線SD;在寫操作時(shí),CPU在地址線SA、數(shù)據(jù)線SD以及IOW#有效后一個(gè)時(shí)鐘周期內(nèi)將數(shù)據(jù)寫入內(nèi)部寄存器,也就是說CPU的數(shù)據(jù)線應(yīng)在IOW#無效后保持42 ns。為了保險(xiǎn)起見,這里將時(shí)間設(shè)計(jì)為100 ns。

圖4 8bit ISA I/O Slave Timing

3 FPGA設(shè)計(jì)與仿真

用FPGA進(jìn)行時(shí)序?qū)訒r(shí),采用Verilog HDL硬件描述語言來進(jìn)行電路設(shè)計(jì)。作為一種高級(jí)的硬件描述編程語言,其與C語言的風(fēng)格有許多相似之處,在此引入了時(shí)鐘控制時(shí)序的推進(jìn)。

通過對(duì)比ARM和MVB網(wǎng)卡的時(shí)序,發(fā)現(xiàn)問題的關(guān)鍵是要延長(zhǎng)ARM的OE、WE信號(hào)來匹配IOR#、IOW#。由于SD、SA信號(hào)是根據(jù)IOR#、IOW#變化的,因此,通過FPGA,若能根據(jù)OE、WE信號(hào)模擬出IOR#、IOW#信號(hào),MVB網(wǎng)卡就可以識(shí)別出來自ARM的數(shù)據(jù),進(jìn)而進(jìn)行數(shù)據(jù)通信。對(duì)于地址總線和數(shù)據(jù)總線,在讀周期的時(shí)候,可以將兩者直接連通;在寫周期的時(shí)候,根據(jù)MVB網(wǎng)卡的要求,地址線仍然可以直接連通,但數(shù)據(jù)總線需鎖存100 ns以上,這樣才能保證寫入數(shù)據(jù)成功。

圖5、圖6是在QuartusII仿真環(huán)境下的仿真時(shí)序圖。這里選擇的時(shí)鐘信號(hào)為50 MHz,OE、Addr、Data接 ARM 的輸出信號(hào),IOR、SA、SD接MVB網(wǎng)卡的輸入信號(hào)。在讀操作周期,OE信號(hào)有效保持3個(gè)時(shí)鐘周期重新變?yōu)闊o效,IOR信號(hào)維持了140 ns,在MVB網(wǎng)卡數(shù)據(jù)線有效時(shí)間內(nèi),ARM將數(shù)據(jù)讀走,符合MVB網(wǎng)卡時(shí)序要求;在寫操作周期,WE信號(hào)有效保持1個(gè)時(shí)鐘周期重新變?yōu)闊o效,IOW信號(hào)維持了140 ns,數(shù)據(jù)線信號(hào)在IOW信號(hào)變成無效后又保持了110 ns,符合MVB網(wǎng)卡對(duì)時(shí)序的要求。

圖5 讀操作功能仿真結(jié)果

圖6 寫操作功能仿真結(jié)果

4 結(jié) 語

通過以上仿真試驗(yàn),證實(shí)了設(shè)計(jì)方案的可行性。如果上位機(jī)和NIU換用其他方案,只需對(duì)PLD中的時(shí)序轉(zhuǎn)換參數(shù)進(jìn)行相應(yīng)的改變,就能進(jìn)行正確的時(shí)序轉(zhuǎn)換,實(shí)現(xiàn)兩者之間的數(shù)據(jù)通信。

[1]IEC 61375-1.T rain Communication Netwo rk[S].

[2]張志剛.FPGA與SOPC設(shè)計(jì)教程—DE2實(shí)踐[M].西安:西安電子科技大學(xué)出版社,2007.

[3]夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程[M].北京:北京航空航天大學(xué)出版社,2003.

[4]劉俊艷,謝維達(dá),朱琴躍.智能化網(wǎng)絡(luò)接口單元的設(shè)計(jì)與實(shí)現(xiàn)[J].機(jī)車電傳動(dòng),2001(2):17.

[5]倪文波,王雪梅.高速列車網(wǎng)絡(luò)與控制技術(shù)[M].成都:西南交通大學(xué)出版社,2008.

[6]沈海嘉,楊全勝.基于FPGA的 ARM9與PC/104總線接口的設(shè)計(jì)[J].計(jì)算機(jī)技術(shù)與發(fā)展,2009,19(3):182.

[7]陳在平,岳有軍.工業(yè)控制網(wǎng)絡(luò)與現(xiàn)場(chǎng)總線技術(shù)[M].北京:機(jī)械工業(yè)出版社,2006.

Research&Design on Network Node in MVB Network

Xu Lei,Xie Weida,Kou Ruolan,Li Ling

Network node is the nucleus of the multifunction vehicle bus(MVB),an application of distributed industry control system.A design method of MVB node is discusced and the communication between Host CPU(central processing unit)and NIU(network interface unit)at the node is realized by converting the time sequence.A simulation experiment has been performed in laboratory,which testified the feasibility and versatility of the design.

distributed control;multifunction vehicle bus;network interface unit;host CPU;timing

U 231+.7

2010-04-30)