基于FPGA的高速自適應格型濾波器的實現

摘 要：針對高速高靈敏度數字信號處理時對于自適應濾波器的數值特性和實時性的要求，在一種自適應格型聯合濾波器的基礎上提出算法改進，采用馳豫超前流水線技術和時序重構技術，在損失較小濾波性能的情況下，在FPGA中實現算法并可以達到較高的工作頻率。

關鍵詞：自適應濾波器； FPGA； 梯度格型濾波器； 流水線； 時序重構

中圖分類號：TN713-34 文獻標識碼：A

文章編號：1004-373X(2011)17-0113-03

Implementation of High Speed Gradient Adaptive Lattice Filter Based on FPGA

CHENG Wen-fan， DAI Zai-ping

(Institute of Information Science and Engineering， Huaqiao University， Xiamen 361021， China)

Abstract： Considering numerical characteristics and real-time performance requirements of adaptive filters for the high sensitivity and high speed digital signal processing， a pipeline optimization approach based on the technology of delay leading transfer and retiming is proposed to improve GALJP algorithm. The new algorithm implemented in the FPGA can achieve high operating frequencies with small loss of the filtering performance.

Keywords： adaptive filter; FPGA; gradient adaptive lattice filter; pipeline; retiming

0 引 言

在處理微弱信號的時候自適應濾波器所處的環境可能是非平穩的，輸入信號的自相關矩陣和互相關向量等算法參量將隨時間變化，會對濾波器的收斂跟蹤性能造成較大影響。現代通信系統發展到3G，4G后，幾十甚至上百兆比特每秒的數據傳輸速率對自適應處理技術是個極大的挑戰。如何在這類高速環境中運用自適應算法處理高靈敏度信號并使算法保持較低的復雜度以利于實現，是工程應用中必須解決的問題。

由Levinson-Durbin遞推公式得到的自適應格型結構以其反射系數收斂快，對輸入信號自相關矩陣的特征值擴散相對惰性，是解決此類問題的一個優良選擇。GALJP(Gradient Adaptive Lattice Joint Processing)是一種梯度自適應格型結構和LMS結構組成的聯合濾波器，由格型結構對輸入信號進行迅速解耦，用LMS結構進行自適應處理［1-2］。考慮到實時處理的要求，采用高度并行的FPGA進行算法實現是一個很好的選擇。但是由于GALJP的結構相對復雜，導致其在FPGA中實現的工作頻率不高。本文以自適應噪聲對消為模型，采用流水線技術和時序重構技術對GALJP算法結構進行改進優化，提出一種改進型RD-GALJP結構。在算法性能影響不大的情況下，在FPGA中能實現達到167.53 MHz采樣吞吐率，適合于高速自適應應用的場合。

1 梯度自適應聯合濾波算法(GALJP)

格型濾波器具有快速解耦的性質，利用這個特性，結合基本LMS算法得到的一種實用的聯合處理結構GALJP，如圖1所示。這種聯合濾波器由多級格型預測器和LMS期望響應估計器組合而成，它可以先將信號輸入進行快速Gram-Schmidt正交化，并由后續的自適應期望響應估計器的LMS算法對去耦信號進行自適應濾波，以改善輸入信號特征值擴散對傳統LMS算法性能的影響。這種結構具有很大的優點，如調節濾波器的階數十分方便，增減節數不會影響到系統全局的優化，改變某一節不需要對整個系統進行調節［3］。

GALJP的基本算法如下：

式中：m=2，3，…，M+1，不同于傳統的單個誤差e調節各級濾波器權向量更新，上面的GALJP算法是把各節誤差信號em(n)的均方值由單節計算，采用多級單LMS結構，并分別指導各級權向量更新。

2 改進型RD-GALJP算法

由于GALJP的算法相對復雜，正常情況下的硬件實現不能達到高速信號處理的要求。在此，結合馳豫超前流水線技術和時序重構技術對算法進行優化改進，以便在對濾波性能沒有很大影響的情況下能有效地切割關鍵路徑，提高系統運行頻率。

2.1 馳豫超前流水線優化

流水線技術是構造高速運行系統的一種實用技術。在硬件實現中，通過插入流水寄存器，可以斬斷系統關鍵路徑的長度，提高系統的運行頻率。單向前饋割集表示能夠斬斷同向信號流，使系統成為完全不相連兩個部分的分割形式。本文對于單向前饋割集路徑插入一級流水寄存器，這里會使輸出增加一個時鐘滯后，但可以在不影響系統算法性能的情況下切割路徑，提高系統頻率。

馳豫技術也是一種可以構造實現流水線的方式，它通過近似的方式改變算法，在系統可以良好穩定運行的情況下得到適合流水實現的拓撲結構。對于GALJP算法，考慮到其中有多個環路迭代計算，無法使用前饋割集插入流水線的方式改進。對此，通過馳豫超前技術，提出的改進部分如下，對于格型預測器有：

當系統處于收斂時段，恰當選取較小的β值時，式(15)的遞推也是合理的，對比改變前的式(14)，只是更新部分數值變大。這里可以看到，對于反射系數的馳豫，其算法收斂步長的區間將變得相對嚴格。類似的，對于期望響應估計器，對bm和Wm的馳豫變換在恰當選取稍小的μ的情況下也是合理的，同樣的，會造成步長收斂區間變得相對狹窄。觀察改進后的拓撲結構，對于期望響應估計器，改進后的誤差更新和權系數更新可以同時流水進行，提高了模塊速度，對于格型預測器，雖然改進方案沒有使其能夠流水線化，不能實質地提高系統頻率，但是提供了馳豫寄存器，為后續優化做了準備。在這里，馳豫寄存器m1，m2的個數需要根據要求仔細選取。

2.2 時序重構優化

時序重構又稱重定時，是一種在保持系統功能不變的前提下，改變系統的延遲數目和分布的方法。它在同步電路中有許多應用，如縮短系統時鐘周期，減少系統寄存器數目，降低系統的功耗和邏輯綜合的規模［4］。對于時序不變系統，通過時序重構技術，可以在不改變算法功能的情況下，有效地切割關鍵路徑，從而提高系統工作頻率。時序重構的映射等式定義為:

式中:Wr(e)表示重構映射后的路徑e的延時;W(e)表示重構映射前的路徑e的延時;r(V)表示路徑e的前端處理單元V的重構參數;r(U)代表路徑e的后端處理單元U的重構參數。通過合理地選取重構映射參數，可以得到合法的重構映射結構。

環路邊界的定義為tl/wl，其中tl是環路l的運算時間;wl是環路l的延遲數目;迭代邊界是環路結構的環路邊界的最大值，定義為maxtlwl，迭代邊界反映了一個反饋算法環路部分通過時序重構技術能達到的極限關鍵路徑的大小［4］。在此認為加法器和乘法器都是一個處理時間，考慮期望響應估計器模塊的環路部分，如圖2所示。

根據定義可以知道，迭代邊界為4/(1+m2)，使其迭代邊界最小化，等于1，得到馳豫寄存器的數目m2=3。采用時序重構映射，根據式(16)得到重構后的算法結構，重構參數及重構結果如圖3所示。

由于重構后每個信號路徑上都沒有負延時情況，根據時序重構原理的性質，則這個重構映射是合理的，重構后的算法結構是合理的，穩定的［4］。可以看到，合理地選取映射規則對電路進行時序重構，可以合理地斬斷關鍵路徑，提高系統運行速度。在這里，重構后的關鍵路徑為一個處理單位。同理，可以對多級格型預測器模塊進行時序重構。同樣的，重構后格型預測器電路的關鍵路徑也為一個處理單元。這樣，整個改進后的RD-GALJP(Retimed Delay-GALJP)系統結構的關鍵路徑就縮短為1個處理單元。

3 基于FPGA的算法的實現與仿真

以自適應噪聲對消為模型進行仿真驗證，設格型預測器的反射系數收斂因子為0.008，期望響應估計器的收斂因子為0.002。在Matlab中對改進前和改進后的算法進行仿真，測試信號為隨機2FSK+高斯白噪聲，SNR=-9 dB，得到的收斂曲線如圖4所示。

可以看到，改進后的算法在收斂性能和穩態表現都有些許下降，但是降低的幅度很小，在可接受的范圍內。利用DSP-builder進行FPGA算法建模，實現4階16位定點格式的格型濾波結構，并在Modelsim中進行RTL級仿真，得到的改進算法濾波效果如圖5所示。

在EP2C70F896C6芯片上進行代碼的綜合，得到的結果為：改進前系統的最高工作頻率為2399 MHz，改進后系統的最高工作頻率為167.53 MHz。顯然，系統頻率在算法結構改進后有很大的提高。最后，利用DDS技術產生需要的測試信號和噪聲(測試頻率為100 MHz)，將相應的HDL代碼綜合布線后下載到FPGA芯片中，利用Signaltap內嵌邏輯分析儀進行板級功能測試，結果如圖6所示。

實驗結果表明，該模塊可以很好地運行在100 MHz以上，適用于高速自適應處理的場合。

4 結 語

FPGA以其高效的硬件特性在信號處理方面有著越來越多的應用。本文結合馳豫超前流水線和時序重構技術，提出一種RD-GALJP算法結構，并以自適應噪聲對消為模型進行算法仿真。算法仿真的結果表明，改進算法結構相比改進前的算法在濾波性能上只有些許下降，但是卻能夠很好地切割關鍵路徑，以利于流水實現。最后以4階16位定點格式為背景在FPGA中對算法進行實現和板級功能測試，綜合布線后得到167.53 MHz采樣吞吐率的運算性能， 比較于改進前的23.99 MHz的工作頻率表明，工作頻率的改善顯著。實驗結果表明，改進算法結構可以很好地應用于對輸入自相關矩陣特征值擴散敏感的高速高靈敏度的自適應信號處理場合。

參 考 文 獻

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［6］齊海兵.自適應濾波器算法設計及其FPGA實現的應用研究［D］.長沙：中南大學，2006.

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作者簡介：

程文帆 男，1987年出生，福建三明人，碩士研究生。主要研究方向為數字信號處理與嵌入式技術。

戴在平 男，1960年出生，福建泉州人，副教授。主要研究方向為電路與系統及信號處理。