電子式互感器數字接口通信研究

鄢志平，鄧忠華

(1.廣州市電力工程設計院有限公司，廣東 廣州，510220;2.廣州偉鈺光電科技有限公司，廣東 廣州，511495)

1 概述

近年來，電子式互感器的研究發展迅速，尤其是基于Rogowski線圈的電子式電流互感器已進入產品實用化階段。對于電子式互感器在變電站自動化系統中的推廣應用，面臨的首要問題是要解決好過程層合并單元與間隔層二次設備以及互感器與合并單元之間的接口與通信。目前，國際電工委員會已制定出相關國際標準IEC60044-7/8和IEC61850，這些標準均詳細定義和描述了信息合并單元，并嚴格規范了合并單元與間隔層二次設備的接口方式，同時也對合并單元與二次設備之間的通信協議做了詳細的規定;但作為一次設備的互感器與合并單元通信接口的完整數字格式還沒有統一的規范［1］。本文通過對擬定的通信方案仿真研究，結合樣機測試驗證，介紹了互感器與合并單元數據通信的實驗研究結果。

2 過程層互感器數字接口總體設計方案介紹

按照IEC61850協議信息分層的觀點，所定義的過程層是屬于一次設備與二次設備的結合面，或者說過程層是指智能化電氣設備的智能化部分。電子式互感器作為過程層設備，根據其各個部分功能的不同，可將互感器分為傳感頭、數據采集系統、光纖傳輸及接口、電源功能裝置、合并單元;其中高壓側數據采集系統、光纖傳輸系統、合并單元共同組成電子式互感器的數字接口，負責接收、傳輸、處理各種信號［2］。

高壓側數據采集系統作為電子式互感器數字接口的重要組成部分，它主要完成對傳感元件輸出的電流、電壓信號的同步高速采樣以及對采樣值進行信道編碼并轉換成光信號傳輸;另一方面，信息合并單元作為電子式互感器數字接口的核心部分，它是連接高壓側數據采集系統與間隔層二次設備的橋梁，主要負責并行接收和實時處理多路數字信號，同時還需要根據采樣率要求發出同步采樣命令，具有數據處理和數據通信可靠性、實時性要求高，數據通信流量大等特點［3］，在此情況下，通用單片機和DSP難以完成任務。鑒于此，本文提出了一種基于FPGA和DSP技術相結合的電子式互感器數字接口實現方案。

高壓側數據采集系統利用FPGA作為與模數轉換器件的接口，在單一芯片內實現同步采樣控制和數據編碼傳輸的功能;合并單元利用FPGA完成同步采樣命令的產生以及多路串行數據的介紹，同時利用DSP的強大數據處理功能實現數據處理和數據輸出接口功能。其總體硬件接口實現功能電路可用圖1表示。

圖1 過程層接口總體結構圖

3 FPGA采樣邏輯控制電路設計

本文FPGA設計將采用Lattice公司LFXP6系列芯片，以及和其相應的ispDesignEXPERT集成開發環境。ispDesignEXPERT是目前流行的EDA軟件中最容易掌握的設計工具之一，它界面友好、操作方便、功能強大，并與第三方EDA工具Synplify(邏輯綜合性能最好)和Modelsim(仿真功能最強大)兼容良好，通過它可以進行VHDL、Verilog及ABEL語言的設計輸入、綜合、適配、仿真和在系統下載。

FPGA采樣邏輯控制電路主要完成ADC與串行通信線之間的接口功能。它控制A/D芯片對電壓/電流互感器輸出的二次電壓信號進行等間隔周期采樣轉換，每一次轉換完畢后通過并行線讀出ADC的轉換結果。其硬件原理實現框圖如圖2所示。

圖2 FPGA控制ADC示意圖

要讓FPGA正確控制AD7865按采樣周期進行采樣轉換并且及時讀出轉換結果，最關鍵的是要分析AD7865的時序圖，弄清楚它的工作過程，然后在FPGA中產生與之相配合的信號時序波形。圖3給出了AD7865時序圖的關鍵部分。

圖3 AD7865主要時序圖

設計時結合AD7865芯片時序圖，分析AD7865工作過程如下:

(1)開始轉換前，FPGA通過 DB0～DB3向AD7865中的通道選擇寄存器寫入四位二進制數據確定器件需要轉換哪幾個模擬通道。

(2)FPGA向AD7865發出轉換命令/CONVST，器件在/CONVST信號的上升沿啟動AD7865，保持器同時對四路輸入模擬量的瞬時值進行采樣、保持，然后芯片內控制電路控制依次按順序對要求轉換的模擬通道進行模數轉換.在轉換過程中，BUSY輸出引腳一直處于高電平，提示FPGA轉換正在進行。

(3)四路模擬量全部轉換完后AD7865輸出轉換結束信號，BUSY輸出引腳變低電平，表示所有轉換完成，然后FPGA可以從14位并行數字接口依次讀出各路模擬量的轉換結果。

設計中，FPGA對AD7865的控制讀寫時序由狀態機來實現。上電后FPGA先對AD7865進行初始化寫操作，告訴它對幾路模擬輸入通道進行轉換，然后等待同步采樣序列接收器發出的采樣脈沖信號SP，收到采樣脈沖信號后FPGA向AD7865發出轉換開始命令開始對第一路模擬輸入通道進行轉換，FPGA這時等待AD7865的轉換結束信號。當預定的幾路模擬輸入通道全部轉換完畢之后AD7865給出轉換結束信號，FPGA收到后依次讀出各通道的采樣值并存入FPGA內部的FIFO，完成一次采樣過程;然后又等待同步采樣序列接收器發出的采樣脈沖信號，循環往復。使用AD7865模擬通道的路數可以由程序中一個常數CNT來確定，要修改使用的模擬通道路數只需修改此常數值即可，設計非常靈活。

硬件描述語言VHDL程序設計在Modelsim中功能仿真結果如圖4所示。圖中CLK為時鐘信號，用來驅動狀態機;輸入信號SP是同步采樣序列接收器收到的同步采樣脈沖，CONVST、BUSY、CS、RD、WR 分別對應AD7865的五個控制信號，CNT是AD7865數據線的最低四位用來向其寫入初始化數據以選擇相應的模擬通道;整個AD采樣邏輯控制過程在系統復位后進行，從圖中可以看出FPGA中實現的時序關系滿足AD7865時序圖的要求，在實際電路板上的實驗也證明了程序功能的正確性。

圖4 FPGA控制AD7865仿真圖

4 合并單元數據接收模塊設計

根據樣機設計采用的ECT與IMU接口規范，它主要完成的功能包括:負責對合并單元所需接收的多路通用異步串行數據流進行接收、串并轉換;然后將接收到的一個鏈路幀信息內部的多個UART幀有效字節信息組幀還原后，將采樣信息送至接收端CRC反校驗模塊進行檢驗，以保證合并單元接收到的各路數據正確有效。其大致實現框圖可用圖5來表示。

圖5 信息合并單元結構框圖

4.1 UART數據接收模塊設計與實現

UART數據接收模塊主要完成的任務是從每一數據通道的通用異步串行數據流中不斷地提取UART幀內8位有效數據并進行串并轉換，同時完成UART幀數據奇偶校驗，確保接收的每一幀UART數據正確有效。一幀UART數據接收完成后，模塊輸出相應的奇偶校驗和數據接收完畢標志信號。具體的數據接收過程用狀態機描述如下:

(1)狀態S1(等待起始位):系統復位后，接收模塊的有限狀態機復位成狀態S1，此時將對內部各種寄存器賦予初值;同時捕捉起始位，判斷可能的第一個數據起始位的到來。一旦起始位確定，狀態機將進入下一狀態S2。

(2)狀態S2(求中點):當接收字符長度計數器小于或等于一幀字符長度時，對采樣脈沖計數器計數值進行判斷，確保每一位數據在中間位置采樣接收，條件滿足時系統進入下一狀態S3準備接收數據位;數據位接收完成后，狀態機將返回該狀態對采樣脈沖繼續計數，此時當采樣脈沖計數器計數到第15個采樣脈沖時，系統進入狀態S5，判斷一UART幀的結束。接收起始位時，接收端采樣值低電平應維持8個采樣時鐘周期以確定它是一個有效的開始位;

(3)狀態S3(數據位接收):將待接收的數據位移入數據接收緩沖寄存器，同時將數據位信息送入奇偶校驗寄存器異或進行奇偶校驗;數據位接收完成后，狀態機重新返回狀態S2。

(4)狀態S4(等待接收新的數據位):，在此狀態下采樣脈沖計數器將重置初值，同時接收字符長度計數器進行加1計算;然后狀態機下一狀態無條件地轉入狀態S2執行;

(5)狀態S5(停止位檢測):判斷一幀UART數據是否接收完成。如果條件成立，此時接收字符長度計數器清零，同時對數據奇偶結果進行有效性判斷，并且下一接收時鐘脈沖上述沿時刻狀態機將返回S1狀態;否則，狀態機進入狀態S4，等待接收新的數據位。

采用上述狀態機完成的程序設計非常靈活，狀態機對每一位數據接收完成后都對其進行判斷，是否為一幀數據的結束(停止位)，這使得兩幀UART數據幀之間有無空閑位都不會對數據接收端產生影響。VHDL程序設計功能仿真波形如圖6所示。

圖6 UART數據接收仿真圖

仿真圖中，系統定義復位信號RESET低電平有效，CLK16X為波特率16倍頻的數據接收時鐘，SDIN表示為所需接收的通用異步串行數據流，DOUT為待輸出的UART幀內有效字節信息，REVOVER為一幀數據接收完畢標志，PATITYOK為奇偶校驗正確標志，低電平有效。為了說明設計的正確性，給出了一個鏈路幀數據的仿真結果，從圖中信號DOUT輸出的有效字節信息來看，通過與信號SDIN輸入的仿真數據進行分析比較，設計結果完全正確。

4.2 鏈路幀信息還原模塊設計與實現

鏈路層數據還原模塊主要完成的功能包括:將UART接收模塊接收到一鏈路幀內的多個有效字節信息按協議中鏈路層信息幀格式還原，并送至CRC反校驗模塊進行檢驗。如果數據校驗未發生錯誤，存入FIFO單元待DSP讀取;否則，一幀數據將丟棄。

該程序的設計難點是如何判斷所接收到的多個字節數據是否屬于一個完整的鏈路幀數據信息(一個鏈路幀內容一般包括幀頭、幀長度、采樣值、采樣序號、CRC校驗碼等信息)。為此，作者在程序設計過程中定義了兩個計數控制寄存器A和B。系統復位后，當鏈路層數據還原模塊采樣到UART數據接收模塊發出的第一個REVOVER低電平有效信號后，啟動計數器A對接收字節個數進行計數，同時啟動計數器B對接收脈沖時鐘ClK16X進行計數，根據一個鏈路幀信息所含的數據位個數和波特率，程序設計時可以設定一個合適的時間T;當計數器B計數時間t＜T時，如果計數器A計數個數N滿一幀字節個數，表示此時接收的字節數為完整的一個鏈路幀數據信息;否則，表明一鏈路幀數據不是從起始字節位置開始接收起，數據無效，等待接收下一鏈路幀數據。

整個過程可用文字說明如下:系統復位完成后，每一個REVOVER有效信號到來時，鏈路幀信息還原模塊將8位UART幀內字節信息并行存入內部接收寄存器。通過啟動計數器A和B，判斷一鏈路幀內多個字節信息是否完整接收。如果數據有效，發出 CRCSTART信號，啟動CRC反校驗模塊對接收到的鏈路幀信息進行CRC校驗，等待校驗完成之后，如果CRCOK信號有效，模塊發出FRAMEREADY信號，通知數據緩存FIFO表示一完整鏈路幀信息接收OK，同時將信號DATAOK所包含的信息存入FIFO;否則，一幀數據無效，將被丟棄。程序仿真結果如圖7所示。

圖7 鏈路幀信息還原模塊功能仿真圖

5 過程層數字接口通信的實現

實驗中，將空心線圈經采集器輸出的數字采樣值分別接入合并單元裝置定義的A、B、C數據接收通道，在模擬現場額定一次電流400 A的電磁環境下，通過Sniffer協議分析軟件對合并單元以太網輸出幀的內容準確性進行分析驗證。實驗結果證明:所設計的過程層數字接口通信完全得以實現;在此基礎之上，合并單元持續上電72 h，利用自行開發的分析軟件對合并單元以太網輸出數據進行跟蹤測試，結果未發現合并單元以太網數據輸出丟包記錄，且所得到的保護和測量信號還原波形完整性良好如圖8所示。

圖8 過程層數字接口輸出數據還原波形

6 結束語

FPGA與DSP相結合的電子式互感器數字接口通信和數據處理方案，充分利用了FPGA由用戶定制專用硬件電路的高速、并行處理能力和DSP在已有硬件條件下進行軟件編程控制的能力。實驗證明該方案滿足電子式互感器數字接口高速、穩定的要求。

［1］羅承沐，張貴新，王 鵬.電子式互感器及其技術發展現狀［J］.電力設備，2007，8(1):20-24.

［2］徐 雁，葉妙元，張 慶，等.光電互感器的應用和接口問題［J］.電力系統自動化，2001，25(12):45-48.

［3］劉 琨，周有慶，彭紅海，等.電子式互感器合并單元的研究與設計［J］.電力自動化設備，2006，26(4):67-71.