一種基于DDS的寬帶頻率合成的設計

楊政

（中國電子科技集團公司 第四十一研究所，安徽 蚌埠 233006）

目前頻率合成主要有3種方法：直接模擬合成法、鎖相環合成法和直接數字合成法。直接模擬合成法利用倍頻（乘法）、分頻（除法）、混頻（加法與減法）及濾波，從單一或幾個參數頻率中產生多個所需的頻率。該方法頻率轉換時間快（小于100 ns），但雜散譜太多，難以抑制。鎖相環合成法通過鎖相環完成頻率的加、減、乘、除運算。該方法結構簡化、便于集成，且頻譜純度高，目前使用比較廣泛，但存在高分辨率和快轉換速度之間的矛盾，一般只能用于大步進頻率合成技術中。直接數字合成（DDS）是近年來迅速發展起來的一種新的頻率合成方法[1]。它的優點主要是輸出頻率相對帶寬較寬，頻率轉換時間短，頻率分辨率極高，相位變化連續，輸出波形的靈活性，并且DDS中幾乎所有部件都屬于數字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當靈活，因此性價比極高。DDS也有局限性，主要表現在：輸出頻帶范圍有限，輸出雜散大[2]。

1 DDS工作原理

DDS的基本原理是利用采樣定理，通過查表法產生波形。DDS的結構有很多種，其基本的電路原理可用圖1來表示[3]。

圖1 DDS的原理框圖Fig.1 Block diagram of DDS

相位累加器由N位加法器與N位累加寄存器級聯構成。每來一個時鐘脈沖fs，加法器將頻率控制字k與累加寄存器輸出的累加相位數據相加，把相加后的結果送至累加寄存器的數據輸入端[4]。累加寄存器將加法器在上一個時鐘脈沖作用后所產生的新相位數據反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數據就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。

目前DDS芯片有很多，但考慮到雜散的抑制以及頻率的精度，所以選用的是AD9858芯片。AD9858的工作頻率最高可達1 GHz，由于該芯片在時鐘輸入端提供有二分頻器，因而其外部時鐘最高可達2 GHz。AD9858內部集成有10位數模轉換器，其頻率分辨率（即頻率累加器位數）為32位，可輸出高達450 MHz的信號。而其內部集成的可編程快鎖充電泵（CP）和150 MHz的鑒相器（PFD）使其非常適合于高速 DDS和鎖相環結合應用的場合；同時，它還提供有模擬混頻器，可適用DDS、PLL和混頻器相結合的應用場合。此外，AD9858的雜散抑制性能和諧波抑制性能也非常突出。

2 電路設計

本方案主要有振蕩器、分頻模塊、AD9858、低通濾波器、環路濾波器、YTO驅動電路組成。利用DDS替代小數分頻實現頻率的微步進。

2.1 硬件原理

工作原理框圖如圖2所示。

圖2 頻率合成的原理框圖Fig.2 Block diagram of frequency synthesis

YTO振蕩器輸出作為鎖相環路的反饋信號，由于AD9858的時鐘最高可達2 GHz，所以反饋信號須經過四分頻器后才能作為AD9858的參考時鐘fsysclk，參考時鐘fsysclk首先經過內置的2分頻作為DDS的采用時鐘[5]。CPU根據YTO理論振蕩頻率計算出頻率控制字，然后送給AD9858頻率控制字寄存器，AD9858的輸出的頻率f0經過150 MHz低通濾波器后和頻率參考fr進行鑒相，這里鑒相器用的是AD9858內部集成的鑒相器，鑒相器輸出的是電流信息，它是由內部集成的可編程快鎖充電泵（CP）來提供的，這個電流不能直接來驅動YTO，所以經過二階的無源環路濾波器轉換成誤差電壓，經YTO驅動電路后來控制YTO調頻線圈，來鎖定YTO的頻率。

2.2 AD9858的控制及軟件流程

AD9858有2種工作模式：點頻模式和掃描模式。點頻模式，只要將控制寄存器（CFR）和頻率控制字（FTW）配置完畢，就可打開該功能。其中控制寄存器（CFR）是一個32位的寄存控器，有4個字節，分別對應的地址為0x00，0x01，0x02和0x03。本方案采用AD9858內置150 MHz鑒相器，初始化時配置鑒相器位和極性位，關閉模擬混頻器[6]。

頻率調節字的計算公式：

頻率控制字（FTW）=f0×232／fsysclk（ f0：輸出頻率，fsysclk：參考時鐘）

AD9858的控制芯片選用XILINX公司的XC95144PQ100，由CPU通過FPGA將數據寫入到AD9858的片內數字寄存器，可以對AD9858進行靈活控制，軟件流程如圖3所示。

圖3 軟件流程Fig.3 Flow chart of software

3 性能分析

3.1 本方案的優點

DDS是近年來迅速發展起來的一種新的頻率合成方法，它相對于以前的頻率合成方法有眾多優點。

1）輸出分辨率小，AD9858（參考時鐘頻率 fc=600 MHz）的相位累加器為32位，分辨率為0.14 Hz。

2）輸出頻率變換時間小：一個模擬鎖相環的頻率變換時間主要是它的反饋環處理時間和壓控振蕩器的響應時間，通常大于1 ms。而AD9858的頻率變換時間主要是DDS的數字處理延遲，通常為幾十個ns。

3）調頻范圍大：一個負反饋環的帶寬輸出參考頻率決定了模擬鎖相環的穩定的調頻范圍；整片的DDS合成器是不受穩定性的影響的，在整個Nyquist頻率范圍內是可調的。

4）相位噪聲小：DDS優于PLL的最大優勢就是它的相位噪聲。由于數字正弦信號的相位與時間成線形關系，整片的DDS輸出的相位噪聲比它的參考時鐘源的相位噪聲小。而模擬鎖相環的相位噪聲是它的參考時鐘的相位噪聲的加倍。

5）設計方便：整片DDS包括了信號D/A變換器，在系統設計時易于實現，而且現在的DDS不再需要專門的射頻設計，簡單的數字控制減少了硬件的復雜性。

3.2 本方案雜散性能分析

雜散來源主要有DDS的雜散輸出和PLL鑒相頻率fr的泄漏。由于DDS的雜散輸出較豐富，當雜散分布在環路帶寬以內時，由于PLL的倍頻效應使帶內的雜散抑制比惡化：

S=20lg（N）dB 其中：N為PLL的分頻比；

當DDS的雜散位在PLL環路帶寬以外時，受到環路的抑制，從而使雜散抑制比改善：

S=20lg（N）dB

理論上，DDS的輸出雜散由下式決定：

SQR=1.76+6.02B+20Log（FFS）+10Log（Fsos/Fs）（dB）

其中:B是輸出的DAC的位數

FFS是使用DAC滿刻度的百分比

Fsos是過采樣速率

Fs是奈奎斯特速率

例如：對與AD9858DDS，輸出滿刻度0.7的150 MHz，時鐘為900 MHz，其雜散為

SQR=1.76+6.02×10+20log（0.7）+10log（900/300）=63.63（dB）

4 測試結果

本系統的重點和難點主要是考察AD9858輸出的雜散指標。測試條件在AD9858參考時鐘600MHz，DAC輸出150MHz。實驗的結果如下圖4所示。近端雜散優于-80 dBc，和AD9858的資料相符，滿足設計要求。

圖4 窄帶雜散，150 MHz輸出Fig.4 Narrow-band SFDR，150 MHz fout

5 結束語

隨著數字電子技術的發展，直接數字頻率合成得到了日益廣泛的應用，DDS作為頻率合成技術倍受青睞，但是也存在一些問題。隨著數字技術的發展，相信DDS會有更為出色的表現。

[1]白居憲.直接數字頻率合成技術[M].西安：西安交通大學，2007.

[2]黃智偉.鎖相環與頻率合成器電路設計[M].西安：西安電子科技大學出版社，2008.

[3]Analog Device Inc.AD9858 Datasheet[EB/OL].[2002].http://www.inilog.com.

[4]王小利，董曉舟.利用FPGA設計與實現直接數字頻率合成器[J].信息技術，2007（8）：73-75.WANG Xiao-li，DONG Xiao-zhou.Design of DDFS based on FPGA and its implementation[J].Information Technology，2007（8）:73-75.

[5]郝政宇，劉書明.基于Nois П和DDS的雷達信號源的設計[J].電子設計工程，2007（8）：34-38.HAO Zheng-yu，LIU Shu-ming.Design of radar signal source based on NiosⅡand DDS[J].Electronic Design Engineering， 2007（8）：34-38.

[6]鄒澎，張海東，馬娜，等.基于AD9858既能單頻又能掃頻的信號源設計[J].微計算機信息，2008，24（28）：208-210，229.ZOU Peng，ZHANG Hai-dong，MA Na，et al.Design of signal source which can output signal-frequence and sweep-frequenc based on AD9858[J].Control&Automation， 2008，24（28）：208-210，229.