基于CPLD的RS-232串口通信實現

劉浩淼，卞樹檀，朱守保

（第二炮兵工程學院 陜西 西安 710025）

CPLD（Complex Programable Logic Device）是一種復雜的用戶可編程邏輯器件。采用連續連接結構，延時可預測，從而使電路仿真更加準確。CPLD是標準的大規模集成電路產品，可用于各種數字邏輯系統的設計。開發工具Quartus II、ISE等功能強大，編程語言靈活多樣，使設計開發縮短了周期。

隨著嵌入式的發展，對數據的傳輸和人機交互通信的要求越來越高。而串口通信因其資源消耗少、技術成熟而被廣泛應用。系統中上位機與嵌入式芯片之間的交互通信可以通過專用集成芯片作為外設RS-232異步串行接口，如TI、EXAR、EPIC公司的550、452等系列UART集成電路，或在擁有Nios系統的FPGA上可以方便地嵌入UART模塊。但是在設計中用戶會提出自己的要求，如：數據加密或只使用UART部分功能等，即要求更靈活的UART。而且有時CPLD資源剩余，出于成本考慮也會要求設計一種模擬的UART。對于上述的兩種情況，就可以在CPLD其豐富的資源上制作一款UART，實現PC機與嵌入式系統之間的數據交換。

1 串口通信協議

1.1 UART簡介

通用異步收發器（Universal Asynchronous Receiver Transmitter，UART）[1]。 異步通信的特點：不要求收發雙方時鐘的嚴格一致，實現容易，設備開銷較小。具有相關工業標準提供的標準的接口電平規范等優點，在工業控制領域被廣泛采用。

異步通信一幀字符信息由4部分組成：起始位、數據位、奇偶校驗位和停止位。

本設計基于RS-232的數據幀結構，設置數據幀結構如圖1所示：1 bit起始位，8 bit數據位，1 bit停止位，無校驗位。每幀實質上傳送1 Byte數據。

圖1 幀格式Fig.1 Frame format

1.2 自定義數據包格式

多個上文所描述的幀就可以組成一個數據包。串口通信是在RS-232數據幀結構的基礎上定義的，傳輸以數據包為單位進行。包結構如圖2所示。

圖2 數據包格式Fig.2 Packet format

本文采用和校驗的結構，一個數據包包含15 Byte。其中第1個字節是數據包頭即握手字符。第2字節為控制字符，EE代表寫命令，DD代表讀命令。第3至第14為可利用數據。第15字節作為校驗字符，理論上應等于這個數據包中數據字符串之和的后8 bit。

2 設計方案

2.1 UART 的設計結構

筆者設計采用模塊化設計[2-5]，方案的UART主要由邏輯控制模塊、波特率發生模塊、發送模塊和接收模塊等組成。波特率發生模塊可以建立精確的時鐘，確保數據采樣準確、工作時序順暢。邏輯控制模塊、波特率發生模塊、發送模塊和接收模塊完成工作有：確定數據起始位、數據收發，串并轉換、建立握手連接、判斷命令、數據校驗等功能。

2.2 狀態圖

利用串口通信在數據交互過程中涉及到了多種工作狀態，情況比較多樣，而利用程序設計中的有限狀態機（FSM）理論[6]進行編程設計，這個問題可以迎刃而解。

有限狀態機是由寄存器組和組合邏輯構成的硬件時序電路，有限狀態機的狀態（即由寄存器組各位的1和0的組合狀態所構成的有限個狀態）只能在同一時鐘跳變沿的情況下才能從一個狀態轉向另一個狀態。

本設計的有限個狀態編碼使用獨熱碼形式，即寄存器組每一個 bit位代表一種狀態（如“0100”，“1000”為四態機中的兩種狀態），這種狀態碼的好處是避免了狀態混亂。狀態機采用Mealy型有限狀態機，這種狀態機的下一個狀態不但取決于各個輸入值，還取決于當前所在狀態，符合UART的工作原理。

邏輯控制模塊、數據接收模塊和發送模塊的設計都使用到了狀態機，其中以邏輯狀態機為主狀態機，其余兩個為從狀態機。確定各種工作狀態和工作流程后便可構建出狀態圖，方便直觀地進行后續設計。

圖3 邏輯控制模塊狀態圖Fig.3 State chart of logic control module

通過狀態圖可以方便、準確地得到程序設計[7]框圖如圖4所示。

3 各模塊設計

3.1 波特率發生器

圖4 程序流程圖Fig.4 Flow chart of program

串口通信必須要設定波特率，本設計采用的波特率為9 600 bit/s。產生波特率的時鐘頻率是越高越好，這樣才可產生較高且精確的波特率。設計選用50 M主頻率要產生9 600 bit/s波特率，每傳送一位數據需要5 208.33個時鐘周期。取一個最接近的數是5 208，則波特率為9 600.61，其誤差約為0.006%，誤碼率很低可以確保通信正常。

波特率發生器要解決的另一個關鍵性問題是確保準確地捕獲起始位“0”。即時準確地捕獲起始位不僅決定通信是否順暢開始，而且還影響后續的數據采樣過程可靠地進行。方案采取了16分頻的波特率發生器，即通過對50 M總時鐘源分頻，得到一個9 600×16 Hz的時鐘進行數據傳輸，這樣每16個時鐘信號采樣1 bit數據。在Rxd數據接收端口接收到從空閑高電平“1”跳變為起始位低電平“0”信號后，連續8個分頻周期確認是否是起始位。若是連續的低電平則捕獲起始位，自此之后每16個時鐘周期讀取1 bit數據。這種方法不僅確保了起始位的準確捕獲，而且使數據采樣點處于了數據的正中央保證了數據的準確。

3.2 接收器

在波特率發生器捕獲起始位并啟動后，接收器將開始工作。其主要工作是接收每一位數據，將串行數據移位存入緩沖寄存器，并在接收完一字節數據后將數據存入鎖存器完成串并轉換，同時發出char_ok信號通知邏輯控制模塊一個字節的數據已經接收完畢。

接收器的部分程序如下所示：

//接收器處在接受狀態

Rev：

if （num_1<8） begin char[num_1]=Rxd；num_1=num_1+1；end

else begin num_1<=0；char_ok<=1；char_buf<=char；state<=Idle；end

3.3 邏輯處理模塊

邏輯處理模塊是模擬UART的決策模塊。它主要完成PC機與CPLD的握手、數據處理和數據校驗、狀態分析與給收發模塊提供決策。

PC機要向CPLD發數據時，先向串口發送FF，FF表示PC機要與CPLD建立聯系。CPLD收到這個信息后，由邏輯模塊的talk信號通知發射模塊握手情況，發送器通過串口給PC機反饋信息，DD表示CPLD收到了PC機的要求并同意建立聯系，CC表示握手不成功PC機可以再次發出請求。握手成功后，PC機要向CPLD發出命令字符，E1表示寫，E2表示讀。

隨后進入數據接收或發送狀態，每個數據包接收完畢后邏輯處理模塊進入下一狀態——數據校驗狀態。根據上文提到的本設計的數據校驗采用和校驗，數據校驗完后邏輯處理模塊會根據校驗結果給出信號check，通知發送模塊Txd發送反饋信息給PC機。

邏輯控制模塊的部分程序如下所示：

……

//握手并作出決策

if（char==8'hff） begin stat<=Comd；tkok<=1；end

……

//E1H、E2H分別代表寫和讀命令

if（char==8'he1） stat<=Write；

else if（char==8‘he2） stat<=Read；

……

//對數據進行和校驗

if（sum==char） chok<=2’b01；

else chok<=2’b10；

在邏輯接收模塊中的重點是握手環節，它體現了PC機與CPLD相互對話的關鍵，后面兩者的互相通信都是基于此而建立的。應用上述思路設計的握手環節時序仿真如圖5所示。

圖5 時序仿真圖Fig.5 Diagram of timing simulation

如圖所示當char接收寄存器通過Rxd接收到一個字符信息后發出char_ok信號，經邏輯控制模塊得知是握手信息FF后，觸發握手成功talk信號，并在下一時鐘上升沿Txd從空閑狀態的高電平“1”變為起始位“0”準備發送反饋信息給PC機。

3.4 發送器

發送器在接收邏輯處理模塊給出的命令后發送相應的數據給PC機。發送內容主要包括：數據正確或握手成功信息DD，示意PC機繼續下一步操作；數據重發或握手失敗CC，示意PC機重新發送數據；以及PC機欲從嵌入式系統中讀出的數據。

//判斷數據類型

if（check_ok==1||talk_ok==1） tank<=8‘hdd；

else if（check_no==1||talk_no==1） tank<=8‘hcc；

else if（read） tank<=data；

…

//發送數據

Snd：

if （num_2<8） beginbusy<=1；Txd<=tank[num_2]；num_2=num_2+1；end

else begin num_2<=0；busy<=0； sta<=Idl；end

4 實驗驗證

工程設計的某嵌入式系統要求PC機向CPLD發送數據。CPLD選用ATREL公司的MAX7000系列芯片EPM7128SLC84-15[8]。芯片擁有2 500個可使用門陣列、128個宏單元、8個邏輯陣列塊、84個用戶I/O接口。CPLD的IO操作電平是TTL電平，通過MAX232電平轉換芯片將PC機串口電平轉換為TTL電平，就建立起了串口通信的電氣基礎。PC機上擁有VC++編寫的數據下載程序[9-10]，波特率為9 600 bit/s，每個數據幀含1位起始位，8位數據位，無校驗位，1位停止位。通信數據格式用上文提到的和校驗數據格式，以數據包為單位發送，如圖6所示。

圖6 數據下載Fig.6 Data download

從實驗結果可看到PC機每發送一個完整的15 Byte數據包，CPLD回復握手成功和數據校驗正確，表明設計可行。

5 結束語

本文從工程設計實際出發，沒有選取通用的UART芯片，通過分析異步通信中UART的結構特點，運用CPLD的豐富資源和一些工程技術制作了自定義通信數據包格式的串口通信模塊。通過與PC機上數據傳輸程序聯試，實現了信息的傳輸和人機互動，證明設計方案的正確。如今嵌入式技術應用十分廣泛而且市場需求很廣闊，PC機與嵌入式系統的通信實現了人機互動使系統功能更加強大。研究對增強嵌入式系統操作性有重要意義。

[1]百度百科.RS-232C協議.[EB/OL][2011-03-13].http：//baike.baidu.com/view/542659.htm.

[2]Bob Zeidman.基于FPGA＆CPLD的數字IC設計方法 [M].北京：北京航空航天大學出版社，2004.

[3]廖裕評，陸瑞強.CPLD數字電路設計 [M].北京：清華大學出版社，2003.

[4]宋萬杰，羅豐，吳順君.CPLD技術及其應用[M].西安：西安電子科技大學出版社，2001：15-27.

[5]張原.可編程邏輯器件設計及應用 [M].北京：機械工業出版社，2003：35-40.

[6]姚遠，李辰.FPGA應用開發入門與典型實例[M].北京：人民郵電出版社，2010：118-125.

[7]袁本榮，劉萬春，賈去得.用Verilog HDL進行FPGA設計的一些基本方法[J].微計算機信息，2004，20（6）：93-94.YUAN Ben-rong，LIU Wan-chun，JIA Qu-de.FPGA design using Verilog HDL to some of the basic method [J].Computer Information， 2004，20（6）：93-94.

[8]alteral Home page.MAX 7000 Programmable Logic Device Family[EB/OL].[2011-03-15].http：//www.altera.com.cn/literature/lit-m7k.

[9]劉銳寧，梁水，宋坤.Vsual C++開發技術大全[M].北京：人民郵電出版社，2009：581-598.

[10]周韌研，商斌.Visaul C++串口通信開發入門與編程實踐[M].北京：電子工業出版社，2009.