基于TS201芯片的雷達信號處理機設計

陳新峰， 張軍杰， 趙 非， 王曉東

（1.中國電子科技集團公司 第二十七研究所，河南 鄭州450005；2.中國人民解放軍防空兵指揮學院 河南 鄭州 450052）

現代雷達廣泛了應用了數字信號處理技術，主要實現時頻信號處理。隨著大帶寬高分辨率、多種信號處理方式的采用，雷達信號處理不僅流程復雜，運算量大，數據吞吐率也急劇上升，而且對處理數據的精度要求也越來越高，這就要求雷達數字信號處理系統能夠高速實時、高通過率地完成各種處理任務。本文討論的是由高速DSP芯片ADSP-TS201構成的雷達信號處理機，ADSP-TS201數字信號處理器作為雷達信號處理機的核心完成雷達信號處理的大部分功能。本系統在設計時比較好地發揮了高速DSP芯片ADSP-TS201的良好性能；通過靈活的配置，合理地解決了高速數據率的問題，實現了雷達信號處理的各種算法；充分地利用了芯片內部資源；降低了系統設備的復雜性，又保證了系統性能。

1 ADSP-TS201簡介

以超大規模處理器技術為基礎的數字信號處理器近年來發展迅速，其強大的處理能力和可編程能力，滿足了雷達數字信號處理系統實時性和通用性的要求。ADSP-TS201芯片是ADI公司推出的一款高性能浮點數字信號處理器，采用超級哈佛結構，靜態超標量操作適合多處理器模式運算，其主要性能如下[1-2]：

1）最高主頻可達 600 MHz，指令周期為 1.67 ns，支持單指令多數據 （SIMD）操作，達到每秒48億次乘加運算（4.8 GMACs/s）和每秒 36億次浮點運算（3.6 GFLOPS）。

2）支持IEEE32位、40位浮點數據格式和8位、16位、32位和64位定點數據格式。

3）內部集成24 Mbits DRAM，分為6個 4 Mbits的DRAM塊，特別適合大數據量信號處理應用。

4）內部4條128位寬總線通過交叉點開關與6個DRAM塊連接，可以將程序、數據和輸入、輸出緩沖區分配在不同的RAM塊中，使得在一個時鐘周期內可以同時進行指令、數據和I/O訪問，帶寬可以達到33.6 GB/s。

5）32位的地址總線提供4 G的統一尋址空間。

6）片內集成4個收發全雙工鏈路口（每個鏈路口可提供1.2 GB/s的傳輸速率，可同時進行DMA傳輸），可以方便地進行芯片互連。

2 信號處理機硬件結構

對雷達信號處理機的硬件設計要求通常包括：適于實時信號處理，結構靈活，有較強的通用性，適于模塊化設計，開發周期短，系統已于維護和擴展。由于各方面約束有時是互斥的，即要盡量降低硬件的復雜程度，提高系統的可靠性，又要盡量滿足實時處理的要求，減輕軟件部分的負擔，兼顧系統的可重構性能，提高系統的可擴展性。

近年來，CPCI總線以其高帶寬、可靠性高和兼容性好在工業控制及軍工領域內得到廣泛的應用。設計的雷達信號處理機采用6U的CPCI板卡結構尺寸，具有結構緊湊美觀、印制板不易變形、集成度和可靠性高的優點。雷達信號處理機從硬件結構上主要分為3部分：數據采集與預處理板，信號處理器板，通信接口板，3塊電路板放在一個標準6U的CPCI機箱內，電路板之間的信號線通過底面的扣板連接，調試時利用工業控制計算機通過CPCI接口來訪問。系統總的硬件組成如圖1所示。

圖1 系統硬件框圖Fig.1 System hardware structure framework

2.1 數據采集與預處理板

數據采集與預處理板用來對中頻模擬信號進行采樣，并完成數字信號的正交解調、定點到浮點轉換以及與雷達系統的時序調度。數據采集與預處理板構成如圖2所示：兩路AD實現對雷達和差兩路中頻信號的數字采樣，一片FPGA完成對數字信號的正交解調，兩片TS201完成雷達回波數據的定點到浮點轉換與雷達系統的時序調度，一片PCI9054（CPCI總線結構芯片），通過CPCI與主機通信。

圖2 數據采集與預處理板框圖Fig.2 Data sampling and pre-processing framework

2.2 信號處理器板

信號處理器板完成雷達回波信號的脈沖壓縮、MTD、跟蹤和測角、測距、測速等功能[3]。信號處理器板構成如圖3所示。

在一個標準的6UCPCI板上集成了ADI公司的8個600MHz TS201S處理器，可提供28.8 GFLOPS峰值計算能力。系統總線采用66 MHz，64 bit 6U CPCI總線。8個TS201S處理器不共享總線，采用分布內存體系結構。每個處理器的64位總線無縫連接 4片 32 M×16位 SDRAM （MT48LC32M16），4片SDRAM配置成32 M×64位，共256 MB。CPCI主機和DSP均可訪問SDRAM。DSP訪問SDRAM的峰值速率為800 Mb/s。PCI訪問SDRAM的速度峰值速率為240 Mb/s。8個處理器提供強大的I/O接口，其64位總線直接連到對應的FPGA。FPGA采用Altera的 STRATIX系列 “EP2S30”，300萬門，672個I/O引腳。主機通過CPCI總線可實現對8片DSP的程序加載與通訊。理論峰值速率可達240 MB/s[4]。信號處理器板上的8片TS201通過鏈路口進行互聯，其鏈路口連接方式拓撲結構如圖4所示，這種拓撲結構可以形成多種芯片互連方式，如圖5所示，這種設計很方便地進行雷達信號處理軟件流程設計，而且有利于雷達信號處理算法的擴展。

圖3 信號處理器板框圖Fig.3 Signal process framework

圖4 鏈路口連接圖Fig.4 Link-port connection framework

圖5 DSP芯片互連圖Fig.5 DSP chip inter-connection framework

2.3 通信接口板

通信接口板主要是用來完成把雷達處理結果發送到主機端進行終端顯示，同時與雷達的天線、發射、接收分系統通信。

3 信號處理機軟件實現

雷達的工作體制為一維相掃、相位和差單脈沖、二相編碼[5]。信號處理機由以下基本的功能單元組成：40 MHz高速A/D數據采集、數字正交解調器、數字脈沖壓縮、MTD處理、CFAR信號檢測、相位和差波束測角、目標跟蹤、通信與控制等模塊構成[6]。主要的數據流程為：和差兩個支路的70 MHz中頻信號經40 Mb/s的ADC采樣，再經過數字正交解調和濾波抽取，得到10 Mb/s和差支路的I、Q數字信號，I、Q數字信號經過相位編碼脈沖壓縮后進行數據重排，然后對重排后的數據進行MTD、求模、恒虛警檢測、測距、測角、測速、距離跟蹤、角度跟蹤等處理，處理后目標的的距離、速度、角度數據送數據處理與顯示控制分機進行終端顯示。

3.1 數字解調器

中頻寬帶數字解調器的主要任務就是完成對雷達接收的70 MHz中頻和差兩路模擬信號分別進行AD采樣、數字正交解調、低通濾波、數據抽取，從而得到所需的零中頻正交雙路信號。解調器由A/D、正交數字解調電路、故障檢測電路組成。中頻寬帶數字解調器就是對由于雙路信號是經過數字處理所得到的，況且相干解調與低通濾波都是數字電路實現的，因此可以達到更高的精度與穩定性[7]。圖6給出的是其中一路框圖，另一路的流程基本相同。

圖6 一路中頻數字解調器框圖Fig.6 IF demodulation framework

3.2 脈沖壓縮

本雷達采用長短脈沖結合的波形方式，短脈沖用來測量近距離目標，寬脈沖用以測量遠距離目標。短脈沖內由13位BK碼相位編碼調制，長脈沖用長度為511位的m序列相位編碼調制[8]。在本系統中，脈沖壓縮采用頻域算法，即對輸入的接收信號序列先進行FFT變換，將離散輸入時間序列x（n）變換成數字譜，然后乘以匹配濾波器沖擊響應w（n）的數字譜，對相乘后的結果進行逆FFT還原成脈沖壓縮后的時間離散信號。其算式如下：

這種方法的優點是大時寬信號時可采用高速FFT算法，大大減少運算量，提高運算速度，實現大的壓縮比[9]。本設計中針對TS201芯片內存量大的特點，將W（w）直接存入DSP內存，以W（w）所需內存換取了一次FFT運算時間。

3.3 MTD

MTD通過對目標回波信號的相參積累提高了SNR，使雷達在各種雜波背景下的目標檢測能力提高，另外MTD還是抑制雜波的有效辦法，由于DSP芯片具有高速FFT算法，因此通過FFT實現MTD，可以減少運算量。FFT實現MTD是通過舍去零號及其附近的幾路濾波器來實現抑制雜波功能的，舍去濾波器的路數取決于雜波譜的寬度。FFT抑制雜波存在一個問題是其窄帶濾波器的旁瓣很高，第一旁瓣只有-13 dB，因此普通FFT抑制雜波的改善因子不可能很高。提高FFT改善因子的方法有兩種：一種是在FFT之前加一次對消，這種方法脈沖回波數需要比FFT點數多一個，并且需要在FFT之后給不同濾波器加權以改善一次對消幅頻響應的不平坦性；另外一種是通過加窗處理降低FFT的旁瓣，如加海明窗第一旁瓣降為-42 dB，加布萊克曼窗第一旁瓣為-58 dB。加窗也有缺點，加窗會損失信號能量，加窗會使主瓣展寬，降低相參積累效率，但加窗使總的幅頻響應曲線更平坦，一般FFT相鄰窄帶濾波器交界點為-3 dB，加布萊克曼窗后為-0.5 dB[10]。本設計中MTD模塊采用128點FFT實現，通過加窗處理降低FFT的旁瓣，所以MTD模塊運算數據量大，需要利用片外的SDRAM，主要實現難點是數據傳輸時間問題。由于MTD是對同一距離單元上的脈壓數據進行處理，因此要求數據在DMA傳輸的過程中實現矩陣行列轉置，128個脈沖周期的數據量已經遠遠超過了普通一維DMA傳輸方式的上限，且若在SDRAM中跳址傳輸，遭遇頻繁的跨頁尋址時會耗費更多的時間，采用二維DMA傳輸方式，通過改變TCB配置使DMA傳輸在SDRAM中連續尋址，而在DSP端接收地址自動跳變，在矩陣傳輸的同時實現行列轉置，滿足了系統的數據傳輸時間要求。

3.4 恒虛警處理

雷達工作在雜波環境中時，目標檢測是在雜波背景中作出的。檢測器門限設置與熱噪聲背景下的設置不同，必須自適用于雜波功率的變化，使雜波引起的目標檢測即虛警保持在一個較低的可接受水平上，這種信號檢測的方法稱為恒虛警檢測。

根據本雷達的要求，選擇采用兩側單元平均恒虛警處理方式，用來抑制固定點雜波和地物雜波。恒虛警實現方法如圖7所示。

圖7 單元平均恒虛警框圖Fig.7 CA-CFAR framework

4 結 論

本文以雷達信號處理機的設計為背景，利用ADI公司的新型DSP芯片ADSP-TS201的超高性能的處理能力和易于構造多處理機體系的特點，實現了雷達信號處理機，由于采用了模塊化的設計，不僅研制周期短，可重構好，而且對雷達信號處理算法的適應性強。該雷達信號處理機已經成功地應用于實際工程中，實現了雷達信號實時高精度處理。

[1]馮小平，曹向海，鮑丹，TigreSHRC處理器技術其應用[M].西安：電子科技大學出版社，2010.

[2]劉書明，蘇濤，羅軍輝.TigerSHARC DSP應用系統設計[M].北京：電子工業出版社，2004.

[3]江鈴，蘇濤，程麗麗.基于通用信號處理板的LPI雷達的實時信號處理[J].火控雷達技術，2007（36）：58-62.JIANG Ling，SU tao， CHENG Li-li.Real time signal processing of LPI radar based on general signal processing module [J].Fire Contrd Radar Techno logy，2007 （36）：58-62.

[4]顧穎.用ADSP-TS201芯片架構的雷達數字信號處理機[J].雷達與對抗，2005（4）：27-29.GU Ying.A radar digital signal processor constructed with ADSP-TS201[J].Radar＆ Ecm，2005（4）：27-29.

[5]丁鷺飛，耿富錄，陳建春.雷達原理[M].4版 北京：電子工業出版社，2009.

[6]吳順君，梅曉春.雷達信號處理和數據處理技術[M].北京：電子工業出版社，2008.

[7]楊小牛.軟件無線電原理與應用[M].北京：電子工業出版社，2001.

[8]Barton DK，南京電子技術研究所.雷達系統分析與建模[M].北京：電子工業出版社，2007.

[9]李欣，劉峰，龍騰.定點FFT在TS201上的高效實現[J].北京理工大學學報，2010（30）：88-91.LI Xin ，LIU Feng，LONG Teng.Efficient implementation of fixed-point FFT on tS201 [J].Journd of Beijing In stitute of Techologg，2010（30）： 88-91.

[10]程佩青.數字信號處理[M].北京：清華大學出版社，2007.