嵌入式閃存中浮柵多晶硅CMP制程的研究與改善

李冠華，黃其煜

（上海交通大學(xué)，上海 200240）

1 引言

化學(xué)機(jī)械研磨（Chemical Mechanical Polishing，CMP）技術(shù)可以有效地兼顧加工表面的全局和局部平整度。目前，CMP技術(shù)已成為在集成電路制造中最廣泛使用的惟一的全局平坦化技術(shù)。隨著CMP技術(shù)的日益發(fā)展和閃存特征尺寸的越來(lái)越小以及對(duì)多晶硅表面形態(tài)及前后層次間套準(zhǔn)要求的提高，這一技術(shù)也被用于嵌入式閃存產(chǎn)品中浮動(dòng)?xùn)哦嗑Ч璧钠教够?。嵌入式閃存集成了邏輯、存儲(chǔ)等模塊，存儲(chǔ)單元結(jié)構(gòu)復(fù)雜，工藝制作步驟多、難度大，尤其是浮動(dòng)?xùn)哦嗑Ч璧闹谱鳎蚱滟|(zhì)地軟，研磨速度快，不易控制，再加上浮動(dòng)?xùn)哦嗑Ч瑁‵loating Gate poly）厚度及表面形態(tài)對(duì)器件的電性參數(shù)及后續(xù)工藝影響較大，因此怎樣得到一個(gè)穩(wěn)定的、厚度均勻及表面形態(tài)佳的浮動(dòng)?xùn)哦嗑Ч栾@得至關(guān)重要。

在嵌入式閃存工藝開(kāi)發(fā)過(guò)程中發(fā)現(xiàn)，浮動(dòng)?xùn)臗MP后，在面積較大的STI 區(qū)域有Poly殘余現(xiàn)象產(chǎn)生，如圖1中位置A；同時(shí)在面積較大或密度較高的AA（有源區(qū)）區(qū)域顏色也不均勻（凹陷導(dǎo)致的poly厚度不均造成的），如圖1中位置B和C。在后續(xù)的浮動(dòng)?xùn)趴涛g之后，在AB位置仍可能有多晶硅Poly的殘留，導(dǎo)致電路短路，在C位置有源區(qū)出現(xiàn)刻蝕斑，襯底就會(huì)被破壞，導(dǎo)致漏電等電性失效，見(jiàn)圖2。由于外圍電路和邏輯區(qū)（Peripheral）區(qū)域內(nèi)的有源區(qū)（AA）和淺溝槽隔離 （STI）面積大小不一且形狀不規(guī)則，因此這兩種缺陷更容易在外圍電路（peripheral）區(qū)域產(chǎn)生。

圖1 FGCMP之后的形貌

圖2 FG Etch之后的形貌

2 缺陷形成原因分析及驗(yàn)證

在STI CMP后，面積大的STI上的碟形凹陷（Dishing）較大，浮動(dòng)?xùn)哦嗑Ч璩练e后，也就意味著STI中間區(qū)域上的多晶硅較STI邊緣及其他區(qū)域低，F(xiàn)G CMP難以將其研磨干凈，而AA面積較大，F(xiàn)G poly在CMP就會(huì)產(chǎn)生大的Poly凹陷 ，如圖3所示。

為了從根源上解決問(wèn)題，首先分別對(duì)STI 寬度與凹陷程度及poly殘余的關(guān)系和不同AA面積與poly凹陷程度的關(guān)系進(jìn)行了研究。

圖3 缺陷產(chǎn)生原因分析示意圖

2.1 較大面積STI上的多晶硅殘余形成原因分析

利用不同寬度和50% AA密度的STI測(cè)試圖形，在STI CMP 后對(duì)這些面積和形態(tài)不同的STI上的碟形凹陷（Dishing）進(jìn)行量測(cè)。從試驗(yàn)結(jié)果可知：STI碟形凹陷程度隨著STI寬度的增加而增加；除STI寬度對(duì)碟形凹陷（Dishing）的大小影響之外，有源區(qū)（AA）的密度也是一個(gè)重要影響因素。同樣的STI寬度，不同的有源區(qū)密度，其碟形凹陷程度也不一樣，如圖4中STI寬度同為20μm的情況下，20% AA密度上的凹陷為55nm，而50% AA密度上凹陷僅為36nm。浮動(dòng)?xùn)哦嗑Ч柩心ズ?，?duì)不同寬度和50%AA密度上的STI上的多晶硅殘余進(jìn)行對(duì)比，如圖5所示：在100μm pitch下和50% AA密度下，圖形上的多晶硅殘余數(shù)量隨STI寬度的增加而增多。通過(guò)對(duì)比多晶硅殘余與STI凹陷的數(shù)據(jù)，STI凹陷小于45nm時(shí)，在多晶硅CMP后就不會(huì)有多晶硅殘余產(chǎn)生。

圖4 不同寬度和50% AA密度上的STI與碟形凹間的關(guān)系

圖5 STI寬度與多晶硅殘留的關(guān)系

2.2 有源區(qū)上多晶硅凹陷的成因分析

在邏輯及外圍電路（peripheral）區(qū)選擇一塊具有代表性的區(qū)域，有不同面積及不同密度的有源區(qū)（AA），圖6為浮動(dòng)?xùn)臗MP后外圍電路區(qū)域不同AA上的多晶硅形貌。位置1：25μm×25μm，位置2：80μm×25μm，位置3：25μm×200μm，位置4：50μm×50μm，位置5：60μm×30μm，以及140μm×140μm的OCD（Optics CD）量測(cè)pad（主要監(jiān)測(cè)Flash cell區(qū)域多晶硅的厚度）。在不同的研磨時(shí)間（從30s到50s，依次增加5s）下進(jìn)行研磨，對(duì)該區(qū)域內(nèi)七個(gè)不同面積大小的有源區(qū)上的浮動(dòng)?xùn)哦嗑Ч璺謩e進(jìn)行測(cè)量，然后對(duì)其上的多晶硅厚度情況進(jìn)行分析，這里測(cè)量得到的多晶硅厚度是圖形中心位置的厚度，由于圖形邊緣的多晶硅高度是由AA 蝕刻時(shí)的阻擋層SiN厚度來(lái)確定的，圖形邊緣的多晶硅厚度可默認(rèn)為是相同的，圖形中心位置的多晶硅厚度可以側(cè)面得到多晶硅的凹陷。具體數(shù)據(jù)如圖7所示，從圖上可以看出：

（1）各個(gè)不同面積有源區(qū)上的多晶硅厚度隨著研磨時(shí)間的增加而減少。除OCD測(cè)量圖形外，其余各區(qū)域上的多晶硅厚度隨著研磨時(shí)間增加而減少的趨勢(shì)基本一致。

（2）在從30s到50s的各種研磨時(shí)間條件下，有源區(qū)密度較高（如圖6中位置4和5）和有源區(qū)面積大的圖形（如圖6中位置6）上的多晶硅厚度較密度低（如圖6中位置2）和面積小（如圖6中位置1）的有源區(qū)上的多晶硅薄。

圖6 浮動(dòng)?xùn)臗MP后外圍電路區(qū)多晶硅形貌

圖7 不同AA上的poly厚度與研磨時(shí)間的關(guān)系

（3）在從30s到50s的各種研磨時(shí)間條件下，OCD圖形上的多晶硅厚度都較其他圖形上的多晶硅厚，且有隨著研磨時(shí)間增加而增大的趨勢(shì)。

（4）高密度且面積大的活動(dòng)區(qū)多晶硅厚度隨著時(shí)間的增加減少較快，在浮動(dòng)?xùn)趴涛g之后就容易出現(xiàn)有源區(qū)的pitting（蝕刻斑）現(xiàn)象，從而導(dǎo)致器件漏電過(guò)大而失效。

3 缺陷改善及驗(yàn)證

3.1 多晶硅殘余改善方案及試驗(yàn)驗(yàn)證

STI上的多晶硅殘余，其主要是由于STI CMP后STI HDP凹陷過(guò)多而引起的，因此需要優(yōu)化STI CMP的工藝程式（Process recipe）以減少 STI HDP的碟形凹陷程度。STI CMP時(shí)使用的是終點(diǎn)檢測(cè)（End Point Detect）模式，也就是當(dāng)研磨到阻擋層SiN后，檢測(cè)裝置就會(huì)探測(cè)到SiN的信號(hào)，為避免SiN上的氧化層沒(méi)有被研磨干凈而導(dǎo)致后續(xù)SiN去除不干凈，通常會(huì)在探測(cè)到SiN后再過(guò)研磨（over polish）一段時(shí)間，由于STI CMP中SiN對(duì)HDP 氧化層的選擇比較高，過(guò)研磨的時(shí)間長(zhǎng)短決定著STI凹陷程度。因此通過(guò)對(duì)過(guò)研磨（over polish）時(shí)間的優(yōu)化來(lái)減少STI HDP的凹陷應(yīng)該是一種有效的方式。

實(shí)驗(yàn)方案如下：保留原來(lái)STI CMP工藝程式中的設(shè)定和消耗材料，如Down Force、研磨液及研磨墊。對(duì)STI CMP在不同的過(guò)研磨時(shí)間（0s、5s、10s、20s）下做實(shí)驗(yàn)，為排除工藝或其他不確定因素造成的影響，每種研磨條件下取不相鄰的三片進(jìn)行試驗(yàn)驗(yàn)證。然后測(cè)量研磨后STI HDP 氧化層凹陷厚度及均勻性，阻擋層氮化硅厚度及均勻性并進(jìn)行對(duì)比。從表1中明顯可以看出，不同的過(guò)研磨時(shí)間對(duì)STI HDP氧化層和氮化硅的厚度及均勻性影響不大， 但對(duì)STI HDP凹陷影響特別明顯，從過(guò)研磨20s下的73.4nm減少到0s過(guò)研磨下的50nm。因此從減少凹陷的角度來(lái)看，STI CMP過(guò)研磨時(shí)間為0s（沒(méi)有過(guò)研磨時(shí)間）時(shí)，凹陷為最小。但氮化硅上的氧化層會(huì)因研磨不干凈而影響氮化硅的去除，如果氮化硅去除步驟還沿用原來(lái)的工藝程式的話，氮化硅就有可能去除不干凈。氮化硅去除程式增加氧化層去除時(shí)間以確保無(wú)氮化硅殘余存在。分別用STI CMP不同過(guò)研磨時(shí)間的硅片做不同氮化硅去除厚度（NLD30A/60A/90A/150A）的試驗(yàn)，Defect掃描結(jié)果顯示這十片硅片均無(wú)發(fā)現(xiàn)氮化硅殘余，見(jiàn)表2。這足以說(shuō)明氮化硅去除的工藝窗口比較大。

表1 不同STICMP 過(guò)研磨時(shí)間下SiN /HDP厚度、均勻性及HDP凹陷對(duì)比

表2 不同過(guò)研磨時(shí)間和SiN Removal下Defect情況對(duì)比

3.2 多晶硅CMP凹陷問(wèn)題改善方案及試驗(yàn)驗(yàn)證

對(duì)于面積大或密度高的有源區(qū)（AA）上的浮動(dòng)?xùn)哦嗑Ч璧牡伟枷輪?wèn)題，對(duì)浮動(dòng)?xùn)臗MP之前的形貌進(jìn)行了檢查和分析。如圖8所示，在浮動(dòng)?xùn)哦嗑Ч璩练e之后，面積較大的有源區(qū)（圖8中位置B）上的堆疊層高度要低于存儲(chǔ)單元（位置A）和大面積STI（位置C）區(qū)。研磨過(guò)程中，位置A和C上的多晶硅先會(huì)被研磨到，且研磨速度較快，當(dāng)A和C處 STI上的多晶硅被研磨到STI HDP氧化層上時(shí)，由于氧化層的研磨比多晶硅慢，此時(shí)B處的研磨速度反而比A和C處大。再加上大面積STI的HDP凹陷問(wèn)題，多晶硅CMP必須給出一定的過(guò)研磨量，否則大面積上就會(huì)產(chǎn)生多晶硅殘余。與此同時(shí)，面積較大的有源區(qū)上的多晶硅凹陷就會(huì)比較大，浮動(dòng)?xùn)哦嗑Ч栉g刻后這一區(qū)域就出現(xiàn)蝕刻斑（Pitting）。

鑒于以上情形，在面積大的有源區(qū)上的多晶硅上沉積一層氧化層來(lái)作為浮動(dòng)?xùn)哦嗑Ч柩心ミ^(guò)程中的阻擋層或緩沖層，應(yīng)該是一種減少大面積有源區(qū)上的多晶硅凹陷的有效方法。具體方案如下：浮動(dòng)?xùn)哦嗑Ч璩练e完，緊接著沉積一層緩沖氧化層，然后通過(guò)光刻和蝕刻將面積較大有源區(qū)（＞5μm×5μm）以外其他區(qū)域上的氧化層去除，如圖9所示。

圖8 浮動(dòng)?xùn)哦嗑Ч鐲MP前不同區(qū)域的堆疊層SEM圖片

圖9 浮動(dòng)?xùn)哦嗑Ч鐲MP新方案示意圖

新方案實(shí)施及結(jié)果驗(yàn)證：在面積大于或等于5μm×5μm的有源區(qū)上的多晶硅沉積30nm的緩沖氧化層，然后用不同的FG CMP研磨時(shí)間試驗(yàn)。基于以往經(jīng)驗(yàn)及估算結(jié)果，當(dāng)Monitor pad檢測(cè)圖形（主要監(jiān)測(cè)外圍電路及邏輯區(qū)域上的多晶硅厚度）上多晶硅厚度大于100nm，后續(xù)的浮動(dòng)?xùn)盼g刻就難以將其蝕刻干凈，會(huì)留下多晶硅殘余；當(dāng)多晶硅小于40nm時(shí)，浮動(dòng)?xùn)盼g刻時(shí)就破壞到硅襯底，留下蝕刻斑。從試驗(yàn)結(jié)果來(lái)看，只有45s和50s條件下多晶硅厚度滿足要求，Monitor pad檢測(cè)圖形上最大值和最小值介于40nm～100nm之間（如圖10所示）。在蝕刻之后Monitor pad檢測(cè)圖形上沒(méi)有出現(xiàn)刻蝕斑（pitting）問(wèn)題，與最初的工藝方案相比，浮動(dòng)?xùn)哦嗑Ч柩心ズ蟮男阅苡辛撕艽蟮母倪M(jìn)。

這里只是在沉積30nm緩沖氧化層的情況下，做了不同研磨時(shí)間的試驗(yàn)。但沉積不同厚度的緩沖氧化層對(duì)浮動(dòng)?xùn)臚G性能也應(yīng)該會(huì)有較大的影響，緊接著做沉積不同厚度的緩沖氧化層的試驗(yàn)，通過(guò)在線測(cè)量和形貌SEM切片以及浮動(dòng)?xùn)盼g刻后在線缺陷掃描來(lái)驗(yàn)證。具體試驗(yàn)條件及結(jié)果見(jiàn)表3，從試驗(yàn)結(jié)果來(lái)看，在浮動(dòng)?xùn)臗MP 50s條件下，浮動(dòng)?xùn)哦嗑Ч鐲MP后，OCD pad（用于檢測(cè)Flash cell上的多晶硅厚度）檢測(cè)圖形上的多晶硅厚度基本上沒(méi)有變化（見(jiàn)圖11）；但Monitor pad上的多晶硅厚度隨著沉積緩沖氧化層厚度的增加而增加，變化較為明顯；在線量測(cè)的厚度和實(shí)際的切片結(jié)果也差不多，具體見(jiàn)圖12，從中可以看出緩沖氧化層為35nm時(shí)為最佳條件。將這些硅片放到浮動(dòng)?xùn)盼g刻后繼續(xù)對(duì)其缺陷情況進(jìn)行檢查和驗(yàn)證，緩沖氧化層厚度為35nm、40nm、45nm的情況下，都沒(méi)有出現(xiàn)有源區(qū)的蝕刻斑。

圖10 新方案下不同研磨時(shí)間下的多晶硅厚度對(duì)比

表3 新方案中試驗(yàn)條件及不同緩沖氧化層條件下的多晶硅厚度對(duì)比

圖11 新方案不同緩沖氧化層厚度下的多晶硅厚度對(duì)比

圖12 新方案不同緩沖氧化層厚度下的多晶硅厚度對(duì)比

圖13 新舊方案浮動(dòng)?xùn)盼g刻后的缺陷情況對(duì)比

從圖13新舊方案浮動(dòng)?xùn)盼g刻后的缺陷情況對(duì)比結(jié)果來(lái)看，STI CMP優(yōu)化程式和FG CMP使用新方案后，這些硅片除#10上發(fā)現(xiàn)一顆多晶硅殘余外，其余硅片上均沒(méi)有發(fā)現(xiàn)大面積STI上的多晶硅殘余和大面積及密度高的有源區(qū)上有蝕刻斑產(chǎn)生，這兩種缺陷得到了很大的改善。

4 結(jié)論

本文對(duì)嵌入式閃存開(kāi)發(fā)過(guò)程中出現(xiàn)的多晶硅殘余及多晶硅凹陷問(wèn)題進(jìn)行了研究和分析，并通過(guò)實(shí)驗(yàn)驗(yàn)證了這兩種缺陷出現(xiàn)的根源。以此實(shí)驗(yàn)結(jié)果，針對(duì)性地分別通過(guò)減少STI CMP后的凹陷及在大面積上的多晶硅沉積緩沖氧化層加以保護(hù)，使得這兩種缺陷得到明顯的改善。