低功耗多電源多地電壓多米諾電路*

李欣欣，汪金輝，彭曉宏，侯立剛

（北京工業大學 電控學院集成電路與系統研究室，北京100124）

多米諾電路以其速度快的優良特性，被廣泛應用于微處理器、存儲器、緩存器和探測器中的高速運算電路及其關鍵路徑中，是工作頻率在2 GHz以上系統中的最主流動態邏輯電路[1-3]。但是，隨著半導體工藝的飛速發展和芯片工作頻率的提高，芯片的功耗迅速增加。尤其在手機、掌上電腦（PDA）、筆記本電腦等大量便攜式設備出現以后，人們對低功耗的要求更加迫切[4，5]。

在現有諸多降低多米諾電路功耗的方法中，多電源電壓技術是被業界廣泛應用和認可的低功耗技術[6]。但是，多電源電壓技術只考慮電源電壓，而忽略了地電壓，如果同時對地電壓進行優化，多米諾電路的功耗可以進一步降低。另外，由于N阱工藝設計規則對N阱隔離的要求，不同的電源必須置于不同的N阱之中，由此造成版圖面積急劇增大。因此，進一步優化多電源技術的功耗特性，同時解決該技術版圖過大的問題，是電路設計者面臨的關鍵問題。本文對多電源電壓多米諾電路的地電壓進行了有效的優化，并提出了共阱多地技術，節省了版圖面積，從而使多米諾電路滿足當今集成電路發展中在速度、功耗和面積方面的要求，具有更加廣闊的應用前景。

1共阱多地技術的提出

傳統的多電源電壓多米諾電路如圖1（a）所示，在電路中采用低電源電壓VDDl來代替高電源電壓VDDh，由CMOS電路的功耗模型（式(1)）可知，隨著電源電壓的降低，多米諾電路的功耗將明顯減小。多米諾電路的版圖設計如圖 1（b）所示，由于兩個 PMOS管分別與不同的電源電壓相連接，所以兩N阱隔離。但是從圖中可以明顯看出，應用此種方法，版圖設計復雜且大大增加了面積。此外，從式（1）還可以看出，除了降低電源電壓即在電路中應用低電源電壓技術外，還可以通過降低邏輯擺幅Vswing的方法，抑制電路的功耗，即應用高地電壓GNDh(GNDh>0 V)， 使邏輯擺幅由原來的 VDD－GND變為 VDDl－GND，或是 VDD－GNDh，或是 VDDl－GNDh，如圖 2 和表 1 所示。

表1 圖2中應用的四種不同電路

電路的總功耗P為：

其中，α表示開關系數，f為時鐘頻率，ILEAK和 ISHORT表示分別漏電流和短路電流，CL是動態節點的負載電容。

為了進一步降低電路的功耗，并解決多電源電壓技術版圖過大的問題，本文提出了共阱多地技術，優化多電源多地電壓多米諾電路。在共阱技術中，使VDD和VDDl及GND和GNDh分別嵌入同一個阱中，大大減少了芯片的面積。但是，VDD和VDDl兩根電源帶的寬度以及 GND和GNDh兩根地電壓帶的寬度遠遠小于傳統方法中電源帶和地電壓帶的寬度，從而有可能引起電阻和電壓降的增加。但是，在處理器數據通路和關鍵路徑中，單元模塊的高度通常是由用戶所要求的結構和性能所決定的，因此，設計者可以通過增加單元模塊的高度來增加電源帶和地電壓帶的寬度，從而有效地解決這一問題。如圖3所示，在共阱多電源多地技術中，PMOS晶體管的源極連接在低電源電壓VDDl電源線上，襯底連接在高電源電壓VDDh上，NMOS的源極連接在高地電壓GND上，襯底連接在標準地電壓GND上。所以，不論是NMOS管還是 PMOS管，均存在襯底反偏效應，如式（2）所示。

其中，Vth0是當Vsb=0時的閾值電壓，γ為體效應參數，2φF是強反型狀態下的硅表面勢。

由式（3）所示的閾值電壓與亞閾值漏電流的關系可知，隨著閾值電壓的增大，亞閾值漏電流將明顯減小。由于亞閾值漏電流是漏功耗的主要來源，因此共阱多電源多地技術，通過襯底反偏效應，進一步抑制了電路功耗。

其中，Weff和 Leff分別是晶體管溝道的寬和長，Vgs是柵源電壓，Vds是源漏電壓，εsi是硅的絕對介電常數，Nch是介帶的有效態密度。

2仿真結果與分析

基于Chartered 350 nm工藝，本文分別對AND2、OR2、OR4、OR8、MUX2和 MUX4進行了 Spectre仿真并完成了版圖設計。高電源電壓VDD為3.3 V，低電源電壓VDDl為3.0 V，地電平 GND為 0，高地電壓 GNDh為 0.3 V。而且，所有的多米諾門均工作在500 MHz頻率下。由式（4）可知，電源電壓 VDD與速度v成正比，為了達到相同的速度，必須調整晶體管的尺寸，使所有的多米諾門具有相同的延遲時間，從而有效比較了不同多米諾門達到相同性能的功耗和面積。

其中，v、VT和tox分別是動態節點的速度，閾值電壓和硅氧化層的厚度。

本文分析了四種電路結構的多米諾門：第一種結構是最基本的，即未采用任何優化方法的多米諾結構；第二種是采用多電源電壓技術但不采用共阱工藝的多米諾結構；第三種是采用多電源電壓技術并采用共阱工藝的多米諾結構；第四種是采用共阱工藝的多電源和多地電壓技術的多米諾結構。仿真結果如圖4和圖5所示，圖中的功耗和面積數值分別以第一種結構的多米諾門的功耗和面積進行了歸一化。

圖4顯示出了不同多米諾門的功耗特性。由圖4可以看出，多電源電壓多米諾結構比傳統多米諾結構的功耗減少了16%；采用共阱工藝的多電源電壓多米諾結構比未采用共阱工藝的結構產生的功耗略小，這主要是MOS管反偏的結果；而多電源電壓多地共阱結構則比傳統結構的功耗減少了25%以上，比只采用了多電源電壓結構的多米諾電路功耗減小了13%，這說明多電源電壓多地共阱結構具有最優的功耗特性。

四種結構的多米諾門的面積比較圖如圖5所示。從圖中可以看出，對于 OR2門和AND2門，由于電路結構較簡單，第二種結構采用多地電壓技術而未采用共阱技術，大大增加了電路的版圖面積，版圖面積最大；對于OR4、OR8、MUX2和 MUX4門，其下拉網絡拓樸結構較復雜，受其影響，共阱技術作用減小，而且多電源和多地電壓技術的應用，大大影響了電路速度。為了使這些門與其他門具有相同的延遲時間，下拉網絡晶體管尺寸增大，增大的版圖面積超過了共阱技術節約的面積，所以第四種結構版圖面積最大。另外，無論哪種多米諾門，第三種結構的版圖面積均小于第二種結構，這說明，在多電源電壓多米諾門中，應用共阱技術能有效地節約版圖面積。

本文在多電源電壓技術的基礎上，提出了采用共阱工藝實現的多電源多地電壓多米諾電路結構，分別采用Cadence的 Spectre仿真工具和 Chartered 0.35 μm標準工藝庫對電路性能進行了仿真和驗證。結果表明，在500 MHz頻率以及相同的速度下，多電源多地電壓多米諾電路比傳統的多米諾電路的功耗減少了25%左右。對于應用多電源電壓的多米諾門，共阱技術適用于所有門；對于應用多電源和多地電壓的多米諾門，共阱技術只適用于較少輸入的簡單門。

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[6]HSU S，KRISHNAMURTHY R.Multiple supply-voltage zipper CMOS logic family with low active leakage power dissipation.United States Patent：No.6693461.2004-02-17.