基于FPGA的數(shù)字中頻系統(tǒng)設(shè)計(jì)

汪 敏 ， 肖 斌

(西南石油大學(xué) a.電子信息工程學(xué)院；b.計(jì)算機(jī)科學(xué)學(xué)院, 四川 成都 610500)

0 引言

數(shù)字中頻技術(shù)是目前軟件無(wú)線電技術(shù)[1]中發(fā)展最迅速的一項(xiàng)技術(shù)，基于軟件無(wú)線電技術(shù)的中頻數(shù)字化接收機(jī)已經(jīng)成為現(xiàn)代雷達(dá)、通信、測(cè)控系統(tǒng)的重要組成部分。

典型的中頻數(shù)字接收機(jī)[2-3]技術(shù)主要包括A/D變換器、數(shù)字正交混頻及抽取濾波[4]等模塊。對(duì)于數(shù)字正交解調(diào)加抽取濾波模塊國(guó)外推出了一些成熟的產(chǎn)品，但通用性較差。隨著現(xiàn)場(chǎng)可編程門陣列（FPGA）規(guī)模的不斷擴(kuò)大，及低價(jià)格的FPGA推出，這里采用數(shù)據(jù)采集芯片 AD6645和低價(jià)格的FPGA構(gòu)建中頻數(shù)字接收平臺(tái)。

經(jīng)過(guò)測(cè)試，系統(tǒng)可以完成對(duì)中頻調(diào)幅信號(hào)的采樣，下變頻，解調(diào)等任務(wù), 系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，成本低，有良好的實(shí)用性和通用性。

1 總體設(shè)計(jì)

所論述的系統(tǒng)中頻為30 MHz，實(shí)現(xiàn)AM調(diào)幅信號(hào)的解調(diào)，最終輸出解調(diào)后的基帶信號(hào)，輸出信號(hào)速率為2.4 Mb/s。

中頻數(shù)字接收機(jī)系統(tǒng)由A/D采樣和數(shù)字下變頻（含抽取濾波）兩部分組成。其中A/D采樣的功能是將30 MHz的模擬中頻調(diào)幅信號(hào)進(jìn)行采樣，得到數(shù)字化的中頻信號(hào)；數(shù)字下變頻部分將數(shù)字中頻信號(hào)變換至基帶，然后進(jìn)行解調(diào)處理。數(shù)字下變頻部分由NCO（數(shù)字控制振蕩器）、混頻器、低通濾波器和抽取器組成。

2 參數(shù)選取及理論分析

輸入信號(hào)為30 MHz的中頻調(diào)幅信號(hào)(基帶信號(hào)為50 kHz的單頻余弦信號(hào))。

輸入信號(hào)經(jīng)抗混疊帶通濾波后，進(jìn)行A/D帶通采樣。綜合考慮采樣后頻譜的間隔，后端的數(shù)據(jù)處理量及最終輸出的2.4 M數(shù)據(jù)取樣率，選取采樣頻率為24 MHz。

用欠采樣的方式，采樣頻率為24 MHz，能夠成功的對(duì)30 MHz的調(diào)幅波進(jìn)行采樣。帶通采樣在頻域上相當(dāng)與對(duì)信號(hào)進(jìn)行了以 fs為間隔的頻譜搬移，帶通采樣有下變頻的作用，經(jīng)過(guò)采樣后，信號(hào)的頻譜從原來(lái)的30 MHz被搬移到6 MHz的頻率處。所以NCO需要產(chǎn)生本振頻率為6 MHz的正弦和余弦信號(hào)。

采樣后的調(diào)幅信號(hào)與本振頻率為6 MHz的正余弦信號(hào)進(jìn)行數(shù)字混頻，生成同相和正交兩路基帶信號(hào)。同相分量中包含基帶分量和二次諧波分量，只要通過(guò)低通濾波以后，就可以得到所需的基帶分量。

選取的FIR濾波器指標(biāo)為：通帶截止頻率為0.6 MHz，阻帶起始頻率為1.2 MHz，通帶波紋為0.01，阻帶波紋為0.001。

將同相分量與正交分量進(jìn)行合成，計(jì)算包絡(luò)，得到解調(diào)后的基帶信號(hào)。

因?yàn)樾盘?hào)的采樣頻率為24 MHz，所以采樣后的數(shù)據(jù)流速率為24 Mb/s，這么高的速率會(huì)導(dǎo)致后續(xù)的信號(hào)處理速度跟不上，計(jì)算量大，且難滿足實(shí)時(shí)性要求，所以需要對(duì)信號(hào)進(jìn)行抽取。指標(biāo)要求最后輸出速率為2.4 Mb/s，所以選取10倍的抽取因子進(jìn)行降速。

用Matlab按以上參數(shù)和方案進(jìn)行仿真，得到接收機(jī)端最終信號(hào)的時(shí)域和頻域圖如圖1、圖2所示，進(jìn)而首先從理論上論證了該方案的可行性。

圖1 接收機(jī)端最終信號(hào)的時(shí)域波形

圖2 接收機(jī)端最終信號(hào)的頻域

3 硬件設(shè)計(jì)

硬件實(shí)現(xiàn)方案如圖3所示。經(jīng)信號(hào)發(fā)生器產(chǎn)生的30M模擬調(diào)幅信號(hào)送入數(shù)據(jù)采集電路進(jìn)行AD采樣，A/D變換器選用TI公司的AD6645[5]，最高采樣頻率可達(dá)80 MSPS。AD6645的時(shí)鐘信號(hào)要求具有高純度、極低的相噪聲等特性以防止A/D性能的惡化。對(duì)于一個(gè)輸入為30 MHz的中頻信號(hào)來(lái)說(shuō)，使用較高抖動(dòng)的采樣時(shí)鐘會(huì)造成系統(tǒng)的信噪比（SNR）下降3 dB至4 dB。AD6645的時(shí)鐘輸入采用差分輸入形式。從外部用單獨(dú)的時(shí)鐘源為AD6645提供24 MHz的采樣時(shí)鐘。

經(jīng)AD6645中頻帶通采樣后輸出的高速采樣數(shù)據(jù)流進(jìn)入后面的 FPGA，F(xiàn)PGA 采用 Cyclone II系列中的EP2C5T144C8。AD6645的數(shù)據(jù)準(zhǔn)備輸出（DRY）引腳與數(shù)據(jù)輸出是同步的，周期等于采樣周期，所以可將 DRY的輸出通過(guò)電阻直接與FPGA的時(shí)鐘輸入連接，作為后續(xù)一切處理的參考時(shí)鐘。

圖3 硬件實(shí)現(xiàn)框

使用CY7C68013構(gòu)成USB接口電路,實(shí)現(xiàn)數(shù)據(jù)的高速傳輸。

電源電路采用AMS1117-3.3、AMS1117-5、AMS1084-5，AMS1084-3.3和LP3892-1.2提供AD6645所需的+5 V([4.75 V,5.25 V]),300 mA的模擬電源，以及+3.3 V（[3.0 V,3.6 V]），40 mA的數(shù)字電源,EP2C5T144C8所需的3.3 V和1.2 V數(shù)字電源及USB所需的5 V和3.3 V數(shù)字電源。

4 數(shù)字下變頻的軟件實(shí)現(xiàn)

4.1 NCO和混頻模塊的設(shè)計(jì)

選擇采用固定系數(shù)法來(lái)產(chǎn)生正弦、余弦信號(hào)，避免由于相位截短帶來(lái)的誤差。

正交本振詳細(xì)取值如下：

所設(shè)計(jì)的中頻數(shù)字接收機(jī)主要完成AM調(diào)幅信號(hào)的解調(diào)，根據(jù)調(diào)幅信號(hào)的特點(diǎn)，信號(hào)的正交分量中只含有二次諧波分量，通過(guò)低通濾波器以后，可被完全濾除。為有效節(jié)約系統(tǒng)資源，所設(shè)計(jì)的NCO只需產(chǎn)生同相分量即可。

根據(jù)式（1），采用這種方法實(shí)現(xiàn)的數(shù)字本振信號(hào)一目了然，精確度高。因?yàn)槊看稳〉南辔恢捣浅?zhǔn)確，不存在因相位截短而產(chǎn)生的相位誤差。而且，直接求出了本振信號(hào)的幅度值不是0，就是1或者-1，在用Verilog編程實(shí)現(xiàn)時(shí)直接與ADC輸出相乘即可實(shí)現(xiàn)混頻，精度可以任意高。

4.2 多相抽取濾波器模塊的設(shè)計(jì)

數(shù)字下變頻[6]部分設(shè)計(jì)中，主要的運(yùn)算都集中在數(shù)字濾波部分。為減小運(yùn)算量，在設(shè)計(jì)濾波器時(shí)采用了一種FIR抽取濾波器[7-8]的高效實(shí)現(xiàn)算法—多相濾波法[9]。傳統(tǒng)多相濾波法抽取因子為M的抽取多相濾波器中包含有M組不同系數(shù)的子濾波器。如果直接采用傳統(tǒng)的并行結(jié)構(gòu)進(jìn)行濾波，會(huì)耗費(fèi)很大的FPGA資源。事實(shí)上，M組子濾波器除了系數(shù)不同外，結(jié)構(gòu)上是完全相同的。因此設(shè)計(jì)中通過(guò)對(duì)一子濾波器的M次時(shí)分復(fù)用來(lái)實(shí)現(xiàn)，從而可以大大節(jié)省資源消耗。

為保證各組濾波器在時(shí)分復(fù)用過(guò)程中相對(duì)獨(dú)立工作，傳統(tǒng)的FIR濾波器結(jié)構(gòu)需要對(duì)每一組每一級(jí)的計(jì)算結(jié)果進(jìn)行存儲(chǔ)，設(shè)計(jì)中，如圖4的結(jié)構(gòu)所示，是將10組濾波器輸出的累加轉(zhuǎn)移到每一級(jí)處理單元中實(shí)現(xiàn)，即十組分支濾波器共用圖4的一組乘累加單元。這樣，整個(gè)系統(tǒng)就只需要一組濾波器的存儲(chǔ)空間，從而進(jìn)一步減少了資源消耗，簡(jiǎn)化了系統(tǒng)結(jié)構(gòu)。

圖4 10路分支濾波器共用部分RTL結(jié)構(gòu)

4.3 軟件測(cè)試

編寫測(cè)試文件，用Modelsim se 6.2b對(duì)系統(tǒng)進(jìn)行綜合和時(shí)序仿真。仿真結(jié)果如圖 5所示。輸入 i_indata為輸入的30 MHz調(diào)幅波，輸出o_ddc_dout為解調(diào)出的基帶信號(hào)。

5 軟硬件聯(lián)合測(cè)試

用SU3150 DDS 函數(shù)信號(hào)發(fā)生器產(chǎn)生載波為30 MHz，調(diào)制信號(hào)頻率50 KHz的AM調(diào)幅信號(hào)；經(jīng)過(guò)采樣和下變頻后的基帶信號(hào)使用 QUARTUSⅡ軟件中內(nèi)嵌的Signal TapⅡ邏輯分析儀來(lái)進(jìn)行觀察。

當(dāng)用SU3150 DDS 函數(shù)信號(hào)發(fā)生器產(chǎn)生載波30 MHz，調(diào)制信號(hào)50 kHz的中頻模擬調(diào)幅信號(hào)時(shí)，經(jīng)中頻數(shù)字接收機(jī)的變頻和降速處理，最終輸出的信號(hào)是頻率為=49.5kHz的正弦信號(hào)。

6 結(jié)語(yǔ)

基于FPGA的數(shù)字中頻系統(tǒng)基于軟件無(wú)線電思想，采用免乘數(shù)控振蕩器，多相濾波抽取等技術(shù)，可以較好地解決軟件無(wú)線電接收機(jī)的高速率與器件處理速度的矛盾，為中頻軟件無(wú)線電接收機(jī)提供一種可行的方案。通過(guò)對(duì)該方案的仿真分析，驗(yàn)證了其可行性，并采用比較便宜的 EP2C5T144C8具體實(shí)現(xiàn)。最終測(cè)試結(jié)果表明，該接收機(jī)系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，成本低，有良好的實(shí)用性和通用性，具有廣闊的應(yīng)用前景。

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