用于高速ADC的串行接口

摘要：在諸如核磁共振成像(MRI)、超聲波、CT掃描儀、數(shù)字X射線等醫(yī)療應(yīng)用中，經(jīng)常需要使用多通道的模數(shù)轉(zhuǎn)換器(ADC)來(lái)對(duì)大量數(shù)據(jù)采樣。用串行接口來(lái)獲取采樣數(shù)據(jù)可減少ADC與FPGA的引腳數(shù)并節(jié)省電路板空間。目前有串行LVDS和JESD204接口標(biāo)準(zhǔn)可供選擇。本文將就這兩種類(lèi)型進(jìn)行探討。

關(guān)鍵詞：ADC；CDF；串行LVDS；JESD204

對(duì)于高速數(shù)據(jù)轉(zhuǎn)換器的串行接口來(lái)說(shuō)，目前有兩種選擇：第一種選擇是串行時(shí)鐘－數(shù)據(jù)－幀(CDF)接口，該接口整合了串行化LVOS(低壓差分信號(hào))數(shù)據(jù)流以及差分時(shí)鐘和幀時(shí)鐘，其中差分時(shí)鐘用于準(zhǔn)確地收集數(shù)據(jù)，幀時(shí)鐘用于建立數(shù)據(jù)采樣的邊沿。第二種選擇是采用JESD204標(biāo)準(zhǔn)，在該標(biāo)準(zhǔn)中，時(shí)鐘嵌入到Gbps級(jí)高速雙線串行數(shù)據(jù)流中。這兩種接口均有各自的優(yōu)缺點(diǎn)。由于用來(lái)驅(qū)動(dòng)高速JESD204接口的電流模式邏輯對(duì)(CML)需要較大的功率，所以串行LVDS是實(shí)現(xiàn)功率較低且有大量通道的便攜式設(shè)計(jì)的首選。但是在串行LVDS不適用的場(chǎng)合，IESD204接口就可以發(fā)揮作用。

串行LVDS的優(yōu)勢(shì)

串行LVDS輸出格式減少了ADC和FPGA之間所需的數(shù)字I／O數(shù)量，節(jié)省了FPGA引腳、電路板面積和成本。此外，通過(guò)在數(shù)據(jù)轉(zhuǎn)換器上采用串行接口，數(shù)據(jù)轉(zhuǎn)換器所需的引腳數(shù)量也大大減少了，從而可實(shí)現(xiàn)尺寸小得多的封裝尺寸。這種優(yōu)勢(shì)在有多通道的設(shè)計(jì)中得到了充分的顯現(xiàn)。采用串行LVDS接口還是采用并行接口則取決于應(yīng)用能否承受較大的功耗，以及FPGA是否有能力處理高速數(shù)據(jù)流。LTC2195是一款16位、125Msps雙通道ADC，具串行LVDS輸出，每通道功耗僅為216mW。不過(guò)，與使用雙通道并行輸出版本LTC2185(參見(jiàn)圖1中的完整產(chǎn)品系列圖)相比，串行LVDS接口每通道多消耗31mw功率。這個(gè)16位高速ADC系列提供了卓越的76.8dB基帶SNR性能以及90dB SFDR，同時(shí)在使用1.8V電源時(shí)，功耗非常低。

就高速ADC而言，協(xié)調(diào)數(shù)據(jù)時(shí)鐘、幀時(shí)鐘和數(shù)據(jù)時(shí)，通常發(fā)送器和接收器均需要一個(gè)鎖相環(huán)(PLL)，以正確協(xié)調(diào)數(shù)據(jù)時(shí)鐘。在GHz速率時(shí)，這種協(xié)調(diào)非常困難，而且數(shù)據(jù)傳輸速率主要受到接收器的限制。所以，在高于1GHz時(shí)，一般不采用這種6線串行發(fā)送方法，從而限制了ADC的速率或說(shuō)限制了ADC的分辨率。

就一個(gè)16位高速ADC而言，這就將采樣頻率限制到62.5Msps。為了實(shí)現(xiàn)更高的采樣頻率，每個(gè)ADC通道可以采用兩個(gè)或4個(gè)“線道”。使用雙“線道”時(shí)，串行數(shù)據(jù)速率減半，奇數(shù)位和偶數(shù)位分開(kāi)，進(jìn)入兩個(gè)串行數(shù)據(jù)流差分對(duì)。采用雙“線道”模式時(shí)，16位125Msps ADC將提供1Gbps的串行輸出數(shù)據(jù)速率。LTC2195串行LVDS系列多提供一種4“線道”模式，允許低得多的500Mbps數(shù)據(jù)傳輸速率，在該模式時(shí)，每通道使用4個(gè)差分對(duì)，總共有20條線，其中包括差分幀和時(shí)鐘對(duì)(參見(jiàn)圖2)。這允許與廉價(jià)低速的FPGA連接。為了正確理解所需的數(shù)字輸出線數(shù)量，再看一下采用并行LVDS輸出的情況，這時(shí)每通道將需要32條線。現(xiàn)在，市面上已經(jīng)有具雙數(shù)據(jù)速率(DDR)LVDS輸出的ADC了，這類(lèi)ADC每通道僅需要16條線。使用這種器件，輸出端的數(shù)據(jù)速率將是采樣頻率的兩倍。諸如LTC2185等雙通道16位ADC還提供可供選擇的DDR CMOS輸出，這將所需數(shù)據(jù)線的數(shù)量減少到每通道僅為8條。當(dāng)考慮使用諸如16位125MspsLTC2165這類(lèi)單通道高速ADC時(shí)，提供串行LVDS接口就不再有意義了，因?yàn)樵谒钄?shù)據(jù)線的數(shù)量上沒(méi)有差別。DDR CMOS采用8條并行輸出線，而雙“線道”串行LVDS(由于采樣率高于62.5Msps，所以需要)也采用8條線(4條線用于數(shù)據(jù)，4條線用于數(shù)據(jù)時(shí)鐘和幀時(shí)鐘)。此外，串行LVDS增大了設(shè)備的功耗，這是便攜式應(yīng)用擔(dān)憂(yōu)的一個(gè)問(wèn)題。

就高通道密度醫(yī)療應(yīng)用而言，凌力爾特現(xiàn)在提供8通道14位125MspsADC LTM9011－14，這款新的低功率器件采用緊湊型140引腳11.25mm×9mm BGA封裝，提供73.1dB的信噪比(SNR)性能以及高于-90dBc的通道隔離。為了實(shí)現(xiàn)最佳性能，也為了節(jié)省空間，該器件還靠近芯片集成了所有必要的旁路電容。

對(duì)于在ADC和邏輯器件之間布設(shè)高速數(shù)字線的挑戰(zhàn)，數(shù)字設(shè)計(jì)師也許太熟悉了。設(shè)計(jì)師必須極其小心地確

保在高速走線之間有足夠的間隔，以及確保數(shù)字信號(hào)不跨越模擬邊界。布局不佳會(huì)導(dǎo)致數(shù)字開(kāi)關(guān)噪聲反饋回ADC的模擬輸入，從而引起系統(tǒng)總體性能下降。LTM9011系列提供了直通式引出腳配置，從而減少了布設(shè)數(shù)據(jù)I／O線所需占用的電路板面積，并簡(jiǎn)化了布局、可最大限度地減少與數(shù)字反饋相關(guān)的問(wèn)題(參見(jiàn)圖4)。

JESD204高速串行接口

8B／10B編碼最初是由IBM于1980年發(fā)明的，該編碼無(wú)需幀時(shí)鐘和數(shù)據(jù)時(shí)鐘，這使得在高于2GHz的串行數(shù)據(jù)速率時(shí)，能實(shí)現(xiàn)單條傳輸線對(duì)通信。8B／10B編碼的獨(dú)特特性允許將數(shù)據(jù)時(shí)鐘嵌入于數(shù)據(jù)本身之中，并通過(guò)初始幀同步，用COMMA(逗號(hào))字符與幀一起保持。為了以標(biāo)準(zhǔn)化方式實(shí)現(xiàn)這種編碼的數(shù)據(jù)轉(zhuǎn)換器接口，JEDEC規(guī)范JESD204定義了所需的協(xié)議和電特性，這使得新一代更快、更準(zhǔn)確的串行ADC得以實(shí)現(xiàn)，如凌力爾特公司具77.6dB SNR和100dB SFDR的16位、105MspsADC LTC2274。JESD204接口利用很多高性能FPGA上提供的SerDes端口，騰出了通用I／O用于其他功能。缺點(diǎn)是ADC上的電流模式邏輯驅(qū)動(dòng)器的電流消耗比LVDS驅(qū)動(dòng)器大得多。另外，還必須有足夠的SerDes端口可用，以容納所有ADC接口。

結(jié)論

選擇串行LVDS還是選擇JESD204接口標(biāo)準(zhǔn)，將取決于FPGA上SerDes端口的功耗要求和可用性。如果考慮到便攜性，那么串行LVDS最適合采樣率高達(dá)125Msps、分辨率高達(dá)16位的多通道ADC。